摘要：介紹了靜態(tài)時序分析在數(shù)字集成電路設(shè)計中的應(yīng)用，并以１００Ｍ以太網(wǎng)卡芯片設(shè)計為例，具體描述了以太網(wǎng)卡芯片設(shè)計中的靜態(tài)時序分析流程及其時序問題。

關(guān)鍵詞：靜態(tài)時序分析 １００Ｍ以太網(wǎng)卡 數(shù)字電路 約束 應(yīng)用

集成電路自誕生以來，正如莫爾定律所預(yù)言的一樣，每隔１８個月集成度就翻一番。目前的集成電路設(shè)計已經(jīng)由早期的幾十μｍ減小到０．１５μｍ，進入到了深亞微米級。在器件的特征尺寸降到深亞微米級的同時，器件的物理特性和電學特性也發(fā)生了很大的變化。器件本身固有延遲大大減小，而互連線所引起的延遲在整個單元延遲中所占的比例越來越大，因而時序不收斂是深亞微米集成電路設(shè)計中最常見的問題。在深亞微米集成電路設(shè)計中，傳統(tǒng)的分析方法使前端的邏輯設(shè)計與后端的物理設(shè)計很難保持一致。在邏輯設(shè)計中，仿真分析后功能和時序都正確的網(wǎng)表，卻由于布線設(shè)計后芯片空間和連線的限制，造成互連引線延遲與邏輯設(shè)計中使用的模型不一致，使得時序不再滿足約束要求，導致邏輯設(shè)計和物理設(shè)計循環(huán)不收斂，從而使設(shè)計周期大大加長。因此，傳統(tǒng)的分析方法在復(fù)雜的ＳＯＣ設(shè)計面前，顯得無能為力，而成為整個設(shè)計流程中的瓶頸。

在這種情形下，靜態(tài)時序分析應(yīng)運而生，它不僅可以根據(jù)設(shè)計規(guī)范的要求對設(shè)計進行檢查，同時還能對設(shè)計本身做全面的分析。靜態(tài)時序分析是相對于動態(tài)時序分析而言的。動態(tài)時序分析時不可能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題；而靜態(tài)時序分析，可以方便地顯示出全部路徑的時序關(guān)系，因此逐步成為集成電路設(shè)計簽字認可的標準。

本文以１００Ｍ以太網(wǎng)卡芯片的設(shè)計為基礎(chǔ)，以靜態(tài)時序分析工具ＰｒｉｍｅＴｉｍｅ為參考工具，以Ｖｅｒｉｌｏｇ語言為參考硬件描述語言?探討１００Ｍ以太網(wǎng)卡芯片設(shè)計中的靜態(tài)時序分析流程及其時序問題。

１ １００Ｍ以太網(wǎng)卡的結(jié)構(gòu)

１００Ｍ以太網(wǎng)卡是一塊高集成度的快速以太網(wǎng)控制器，它支持ＩＥＥＥ８０２．３和８０２．３ｕ協(xié)議及ＰＣＩ ｖ２．２總線接口協(xié)議，還支持１０Ｍ／１００Ｍ自適應(yīng)功能。此芯片包括ＰＣＩ接口模塊、兩個２ＫＢ的ＦＩＦＯ模塊、發(fā)送ＤＭＡ控制模塊、接收ＤＭＡ控制模塊、ＩＥＥＥ ８０２．３協(xié)議規(guī)定的ＭＡＣ模塊和１０／１００Ｍ 集成物理層（ＰＨＹ）模塊。此外，還提供了ＥＥＰＲＯＭ接口和擴展ＢｏｏｔＲＯＭ接口。從整體來看，它是包含數(shù)字電路和模擬電路的混合型集成電路芯片。它采用的是０．２５μｍ工藝，四層金屬層。圖１是該１００Ｍ以太網(wǎng)卡的結(jié)構(gòu)框架圖。

２ １００Ｍ以太網(wǎng)卡設(shè)計的靜態(tài)時序分析

１００Ｍ以太網(wǎng)卡芯片的時鐘關(guān)系如圖２所示。ｐｍａｐｍｄ是網(wǎng)卡芯片物理層的模擬電路部分，ｄｉｇｉｔａｌ是網(wǎng)卡芯片物理層的數(shù)字電路部分，ｃｏｒｅ則是指網(wǎng)卡芯片除物理層之外的部分。純模擬模塊ｐｍａｐｍｄ通過晶振產(chǎn)生五個時鐘：ｆ１２５ｍ、ｆ２０ｍ、ｆ５０ｍ、ｔ１００ｒｘｃ、ｔ１０ｒｘｃ?提供給ｄｉｇｉｔａｌ；ｄｉｇｉｔａｌ提供ＰＲＸＣ、ＰＴＸＣ、ｃｌｋ＿１０Ｈｚ；ｃｌｋ＿１ｋＨｚ四個時鐘給ｃｏｒｅ模塊。ｐｃｉ＿ｃｌｋ是外部時鐘，通過ＰＣＩＰＡＤ提供給ｄｉｇｉｔａｌ和ｃｏｒｅ；同時，ｐｃｉ＿ｃｌｋ還通過一個ＰＣＩｂｕｆｆｅｒ產(chǎn)生一個與ｐｃｉ＿ｃｌｋ相位不同但頻率相同的時鐘ＰＡＤＣＬＫ提供給ｃｏｒｅ。

由于該１００Ｍ以太網(wǎng)卡芯片比較復(fù)雜，同時還要滿足一些特殊的功能需要，所以在該網(wǎng)卡的設(shè)計過程中存在許多時序分析問題需要解決。首先，該網(wǎng)卡的大部分ＰＡＤ都是雙向的。在有些模塊中，外部輸入輸出接口的時序限制是參照內(nèi)部時鐘進行限定的。其次，為了省電，在該網(wǎng)卡內(nèi)部設(shè)有許多選通時鐘?Ｇａｔｅ Ｃｌｏｃｋ?和內(nèi)部時鐘，多個時鐘之間的信號連接會帶來相應(yīng)的麻煩。

圖３是１００Ｍ以太網(wǎng)卡靜態(tài)時序分析流程圖。

２．１ 時鐘的定義

在靜態(tài)時序分析中，時鐘的定義是設(shè)定限制的最重要的一個步驟，因為靜態(tài)時序分析本來就是基于時序進行分析的，而絕大多數(shù)的時序路徑的計算又都是以時鐘為基礎(chǔ)的。所謂時鐘定義是指對于設(shè)計中所用到的時鐘設(shè)定名稱、周期、相位、占空比。在Ｐｒｉｍｅｔｉｍｅ中用如下命令來實現(xiàn)：

ｃｒｅａｔｅ＿ｃｌｏｃｋ －ｎａｍｅ ?ＮＡＭＥ? －ｐｅｒｉｏｄ ?Ｐ? －ｗａｖｅ ?ｒｉｓｉｎｇ＿ｔｉｍｅ ｆａｌｌｉｎｇ＿ｔｉｍｅ? ｏｂｊｅｃｔ＿ｎａｍｅ

由于１００Ｍ以太網(wǎng)卡芯片的門數(shù)較多，時鐘關(guān)系也比較復(fù)雜，所以對不同關(guān)系的時鐘，定義方法也不一樣。圖４給出三個不同關(guān)系的時鐘。

(１)ＣＬＫ１和ＣＬＫ２有兩種關(guān)系：一種是ＣＬＫ１和 ＣＬＫ２來自網(wǎng)卡外部毫無聯(lián)系的晶振，其相位關(guān)系是不確定的。根本無法通過Ｐｒｉｍｅｔｉｍｅ正確地檢查它們之間的時序關(guān)系，但是可以正確地檢查單獨經(jīng)過ＣＬＫ１或是ＣＬＫ２的路徑的時序。另一種是ＣＬＫ１和ＣＬＫ２是頻率不一致的時鐘，例如通過ＲｘＤＭＡ控制寫ＲｘＦＩＦＯ和讀ＲｘＦＩＦＯ的時鐘頻率是不一樣的，ＭＩＩ通過ＲｘＤＭＡ控制寫ＲｘＦＩＦＯ的頻率為２５ＭＨｚ?而ＰＣＩ通過ＲｘＤＭＡ控制讀ＲｘＦＩＦＯ的頻率是３３ＭＨｚ。對于這樣的異步設(shè)計，一般不是通過Ｐｒｉｍｅｔｉｍｅ的報告保證其時序關(guān)系，而應(yīng)該在寫代碼時就必須保證該部分的時序關(guān)系正確。所以若碰到這種情況，做靜態(tài)時序分析時一般要進行如下處理；

ｓｅｔ＿ｆａｌｓｅ＿ｐａｔｈ －ｓｅｔｕｐ－ｆｒｏｍ ＣＬＫ１ －ｔｏ ＣＬＫ２

(２)ＣＬＫ３是由ＣＬＫ１通過組合邏輯產(chǎn)生的，其相移就是這些組合邏輯的延時，經(jīng)過第一遍綜合之后，該延時便可從時序報告中得出，這樣就可以根據(jù)此延時對這兩個時鐘的關(guān)系給出正確的設(shè)定。在Ｐｒｉｍｅｔｉｍｅ中?有以下兩種方法可以設(shè)定：

一種方法是分別定義時鐘ＣＬＫ１和ＣＬＫ３，并將其ｒｉｓｉｎｇ＿ｔｉｍｅ、ｐｅｒｉｏｄ和占空比設(shè)為相同，然后再通過時鐘延時的設(shè)定來區(qū)分兩者的不同相位。當然時鐘延時的差值應(yīng)該由所提之的組合邏輯延時決定。

另一種方法是只定義時鐘ＣＬＫ１?再用如下命令定義ＣＬＫ３?

ｃｒｅａｔｅ＿ｇｅｎｅｒａｔｅｄ＿ｃｌｏｃｋ －ｎａｍｅ ＣＬＫ３ －ｓｏｕｒｃｅ Ｐ１ －

ｄｉｖｉｄｅ＿ｂｙ １ ＤＦＦ３／ｃｋ

這樣，在布局布線之后做靜態(tài)時序分析時，ＣＬＫ１被設(shè)為ｐｒｏｐａｇａｔｅｄ＿ｃｌｏｃｋ? Ｐｒｉｍｅｔｉｍｅ就可以根據(jù)兩時鐘之間的延時關(guān)系來算出ＣＬＫ３的特性?包括時鐘延時、時鐘抖動等?，無需再另行推算。而前一方法比較適用于布局布線之前的靜態(tài)時序分析，因為這時所有的時鐘都被設(shè)為理想的，其時鐘延時、時鐘抖動和時鐘傳輸時間等都是根據(jù)實際情況來設(shè)定的。只有當源時鐘為ｐｒｏｐａｇａｔｅｄ＿ｃｌｏｃｋ時，Ｐｒｉｍｅｔｉｍｅ才會自動推算ＣＬＫ３的特性，否則仍需要設(shè)置。

２．２ 邊界時鐘

由于１００Ｍ以太網(wǎng)卡某些模塊涉及到邊界時鐘，所以必須考慮邊界時鐘引起的時鐘延時問題。所謂邊界時鐘是指某模塊的輸入輸出和時序限制是以某個特定的時鐘作基準的，而該時鐘是由外部時鐘分頻得到的。

但在布局布線之后做靜態(tài)時序分析時，并不用費心去計算邊界時鐘引起的時鐘時延，而是把它交給Ｐｒｉｍｅｔｉｍｅ完成。正如前面所提到的，當源時鐘為ｐｒｏｐａｇａｔｅｄ＿ｃｌｏｃｋ時，Ｐｒｉｍｅｔｉｍｅ會自動計算所生成時鐘的相關(guān)延時。

２．３ 輸入輸出延時的聲明

做靜態(tài)時序分析時?要根據(jù)端口時序圖聲明輸入輸出延時，而不是根據(jù)內(nèi)部延時確定端口時序。下面給出延時聲明和端口時序聲明之間的簡單計算公式。假設(shè)時鐘周期為Ｔ，時鐘從端口到寄存器的延時是Ｔｘ，數(shù)據(jù)從端口到寄存器的延時是Ｔｙ，工藝給定的ｓｅｔｕｐ＿ｔｉｍｅ是Ｔｓｅｔｕｐ，ｈｏｌｄ＿ｔｉｍｅ是Ｔｈｏｌｄ，端口時序聲明給出的輸入數(shù)據(jù)在時鐘采樣沿之前保持有效的最小時間是Ｔｓｕ，輸入數(shù)據(jù)在采樣時鐘沿之后保持有效的時間是Ｔｋｅｅｐ，端口時序聲明給出采樣時鐘沿到輸出數(shù)據(jù)有效的最長時間是Ｔｄｅｌａｙ。在做靜態(tài)時序分析時應(yīng)保證以下關(guān)系成立：

Ｔｓｕ＋Ｔｘ－Ｔｙ＞Ｔｓｅｔｕｐ ? (１)

Ｔｋｅｅｐ－Ｔｘ＋Ｔｙ＞Ｔｈｏｌｄ ?(２)

根據(jù)輸入延時和輸出延時的定義和公式（１）和（２），可以得出最大輸入延時是：

Ｔｉｎｐｕｔ＿ｄｅｌａｙ＝Ｔ－Ｔｓｕ (３)

最大輸出延時是：

Ｔｏｕｔｐｕｔ＿ｄｅｌａｙ＝Ｔ－Ｔｄｅｌａｙ ?(４)?

根據(jù)公式（３）以及圖５的端口時序圖可以定義圖５的最大輸入延時是：

Ｔｉｎｐｕｔ＿ｄｅｌａｙ＝Ｔｃｌｋ－ｑ ＋ ＴＭ ?(５)?

根據(jù)公式（４）以及圖５的端口時序圖可以定義圖５的最大的輸出延時是：

Ｔｏｕｔｐｕｔ＿ｄｅｌａｙ＝ＴＳ＋Ｔｓｅｔｕｐ ?(６)?

２．４ 時序報告分析

靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。因此分析靜態(tài)時序分析的報告是非常必要的。

下面是以１００Ｍ以太網(wǎng)卡地址識別邏輯模塊作靜態(tài)時序分析時所產(chǎn)生的報告的一部分。

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Ｒｅｐｏｒｔ ? ｔｉｍｉｎｇ

－ｐａｔｈ ｆｕｌｌ

－ｄｅｌａｙ ｍａｘ

－ｍａｘ＿ｐａｔｈｓ １

Ｄｅｓｉｇｎ ? ＡＲＬｃｏｒｅ

Ｖｅｒｓｉｏｎ? ２０００．０５－１

Ｄａｔｅ ? Ｆｒｉ Ｎｏｖ ２１ １５?３８?２５ ２００２

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Ｓｔａｒｔｐｏｉｎｔ? ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ

?ｆａｌｌｉｎｇ ｅｄｇｅ－ｔｒｉｇｇｅｒｅｄ ｆｌｉｐ－ｆｌｏｐ ｃｌｏｃｋｅｄ ｂｙ ＴＸＣ?

Ｅｎｄｐｏｉｎｔ? ＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ?３?

?ｒｉｓｉｎｇ ｅｄｇｅ－ｔｒｉｇｇｅｒｅｄ ｆｌｉｐ－ｆｌｏｐ ｃｌｏｃｋｅｄ ｂｙ ＴＸＣ?

Ｐａｔｈ Ｇｒｏｕｐ? ＴＸＣ

Ｐａｔｈ Ｔｙｐｅ? ｍｉｎ

Ｐｏｉｎｔ Ｉｎｃｒ Ｐａｔｈ

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ｃｌｏｃｋ ＴＸＣ ?ｆａｌｌ ｅｄｇｅ? ５．００ １５．００

ｃｌｏｃｋ ｎｅｔｗｏｒｋ ｄｅｌａｙ

?ｉｄｅａｌ? １．００ １６．００

ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ

／ＣＰＮ ?ｄｆｐｆｂ１? ０．００ １６．００ ｆ

ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ／Ｑ

?ｄｆｐｆｂ１? ０．５６ １６．５６ ｆ

ＡＲＬｄｐ／Ｕ３９４／Ｚ ?ａｎ０２ｄ１? ０．２５ １６．８０ ｆ

ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓ ?ＡＲＬｄｐ? ０．００ １６．８０ ｆ

ＡＲＬｓｍ／ｎ＿ＤＡＶａｌｉｄｓ ?ＡＲＬｓｍ? ０．００ １６．８０ ｆ

ＡＲＬｓｍ／Ｕ２６０／Ｚ ?ａｎ０４ｄ１? ０．２７ １７．０８ ｆ

ＡＲＬｓｍ／Ｕ２９４／Ｚ ?ａｏｒ２１ｄ１? ０．２７ １７．３４ ｆ

ＡＲＬｓｍ／Ｕ２９１／Ｚ ?ａｏｒ２１ｄ１? ０．３０ １７．６４ ｆ

ＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ?３?／Ｄ

?ｄｆｃｒｑ２? ０．００ １７．６４ｆ

ｄａｔａ ａｒｒｉｖａｌ ｔｉｍｅ １７．６４

ｃｌｏｃｋ ＴＸＣ ?ｒｉｓｅ ｅｄｇｅ? ２０．００ ２０．００

ｃｌｏｃｋ ｎｅｔｗｏｒｋ ｄｅｌａｙ

?ｉｄｅａｌ? １．００ ２１．００

ＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ?３?／ＣＰ

?ｄｆｃｒｑ２? ０．００ ２１．００ｒ

ｌｉｂｒａｒｙ ｈｏｌｄ ｔｉｍｅ ０．５０ ２１．５０

ｄａｔａ ｒｅｑｕｉｒｅｄ ｔｉｍｅ ２１．５０

．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．

．．．．．．．．．．．．．．．．．．．．．．．．．．

……

ｄａｔａ ｒｅｑｕｉｒｅｄ ｔｉｍｅ ２１．５０

ｄａｔａ ａｒｒｉｖａｌ ｔｉｍｅ －１７．６４

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ｓｌａｃｋ ?ＭＥＴ? ３．８６

從報告中可以看出它非常詳細地報告了從Ｓｔａｒｔｐｏｉｎｔ ＡＲＬｄｐ／ｎ＿ＤＡＶａｌｉｄｓＮ＿ｒｅｇ到 Ｅｎｄｐｏｉｎｔ?ＡＲＬｓｍ／Ｃｓｔａｔｅ＿ｒｅｇ?３?這條路徑的時序關(guān)系，并且這條路徑是滿足保持時間的。

圖5 時序電路及其端口時序圖

靜態(tài)時序分析在不同階段的側(cè)重點是不一樣的。在布局布線前，往往更重視建立時間檢查，而忽視保持時間檢查。如果違背了建立時間，就必須重新優(yōu)化。至于違背了保持時間，可以通過在布局布線后手工加入一定的延時來解決，在布局布線后，應(yīng)重點檢查保持時間。

在１００Ｍ以太網(wǎng)卡芯片設(shè)計中，通過做靜態(tài)時序分析，確認了其設(shè)計的可靠性，為設(shè)計獲得簽字認可起到了保證性的作用。

靜態(tài)時序分析是分析、診斷和確認設(shè)計的時序特性的方法。它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計進行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設(shè)計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計的驗證中。