摘 要： 從模數(shù)轉(zhuǎn)換的基本理論出發(fā), 在對一階Δ-Σ調(diào)制器原理深入解析的基礎上，得到Δ-Σ ADC動態(tài)輸入范圍的計算方法。利用Matlab simulink 建立了二階Δ-Σ調(diào)制器系統(tǒng)模型，對調(diào)制器電路進行仿真和參數(shù)優(yōu)化，對其性能進行了有效評估。使用軌對軌折疊式共源共柵運算放大器作為調(diào)制器的積分器，增大了調(diào)制器的動態(tài)輸入范圍；設計的高速比較器將NMOS 負載管交叉耦合從放大器輸出端引入正反饋，提高了轉(zhuǎn)換速度。設計實現(xiàn)了一款適用于14 bit溫度轉(zhuǎn)換芯片的二階△-∑調(diào)制器,信噪比SNR可達87 dB。
關鍵詞： Δ-Σ調(diào)制器；Matlab建模；軌對軌

傳統(tǒng)的A/D、D/A轉(zhuǎn)換器常采用單純的電阻網(wǎng)絡設計，其優(yōu)點是對采樣率要求不高。由于A/D轉(zhuǎn)換器精度的提高,傳統(tǒng)的轉(zhuǎn)換器在深亞微米工藝下很難實現(xiàn)。Σ-ΔADC是一種基于由Inose和Yasuda在1962年提出的Σ-Δ噪聲整形技術的過采樣型A/D轉(zhuǎn)換器，通過速度換取精度, 降低了對電路性能的要求, 是實現(xiàn)高精度ADC的一種有效方式[1]。由于Σ-Δ調(diào)制器具有的噪聲整形作用，現(xiàn)代集成微加速度計越來越多采用Σ-Δ調(diào)制器來實現(xiàn)一個模數(shù)轉(zhuǎn)換過程，實現(xiàn)數(shù)字信號輸出是未來智能傳感器必備的條件之一[2]。
1 一階Δ-Σ調(diào)制器的分析
圖1所示為一階積分電路，在輸入和反饋通道上加入增益環(huán)節(jié)，同時也避免了Δ-Σ調(diào)制器模型積分器飽和現(xiàn)象的發(fā)生。這里采用反相積分器，clk1與clk2為一對非重疊時鐘脈沖，clk1d為clk1 delay時鐘，Vcm為虛地。若不考慮反饋，在clk1時，采樣電容C1上的電荷為Q1=C1×Vin，當clk2積分相到來時，積分電容C3上的電荷量是Q2=C3×(Vcm-Vout)。

2 二階Δ-Σ調(diào)制器的設計
如圖2所示，為二階Δ-Σ調(diào)制器模型。模型包括：信號源sin wave、增益模塊gain、單位延遲積分unit delay、比較器relay、頻譜分析模塊B-FFT。相對于非延時積分器，采用延時積分器的一個很大的好處在于運

放不

二階 Δ-Σ需要選擇合適的A/C，改善動態(tài)范圍和使輸入積分器飽和的線性度，使輸入積分器的輸入電壓擺幅減小。本文采用軌對軌輸入的折疊共源共柵放大器，因此積分器輸入范圍為0～5 V，輸出范圍0.3 V～4.7 V。通過MATLAB建模，使積分器各輸入輸出處在工作范圍內(nèi)，仿真得到各系數(shù)A=0.3，B=0.6，C=0.8，D=0.6。當輸入信號變化快時，輸出數(shù)字信號更加密集，進行FFT分析，仿真得到SNR的結果為 87 dB。
圖3為本文設計的二階Δ-Σ調(diào)制器的具體電路框圖。由開關電容積分器、鎖存比較器和1位D/A組成。表1表述了該電路的時序工作狀態(tài)。當nT時刻clk1導通時，第一級積分器的采樣電容C1對Vin(nT)電壓采樣，此時，第二級積分器采樣電容C4對Vo1[(n-1)T]進行采樣，鎖存比較器將數(shù)據(jù)QB[(n-2)T]輸出。當clk2導通時，第一級積分器積分，得到Vo1(nT)，第二級積分器積分得到Vo2[(n-1)T]，同時鎖存比較器對積分輸出電壓Vo2[(n-1)T]進行比較，得到Q(n-1)，計數(shù)器輸入數(shù)據(jù)QB[(n-2)T]。當(n+1)T時刻，clk1導通時，C1對Vin[(n+1)T]采樣，C4則對Vo1(nT)采樣；鎖存比較器將數(shù)據(jù)QB[(n-1)T]輸出；clk2導通時，第一級積分器積分，得到Vo1[(n+1)T]，第二級積分器積分得到Vo2(nT)，同時鎖存比較器對積分輸出電壓Vo2(nT)進行比較，得到Q(n)，計數(shù)器輸入數(shù)據(jù)QB[(n-1)T]。由此可知，從信號輸入到調(diào)制器輸出QB，信號延遲了兩個周期。

一位D/A反饋，采用開關電容結構實現(xiàn)。當?shù)诙壏e分器的輸出大于Vcm的時候，比較器的輸出Q=1，QB=0。當控制時鐘的采樣相clk1到達時，clk1d&Q=1，電容C3被充電到Vref+。當積分相clk2到達時，儲存在C3上的電荷，被傳送到放大器負輸入端，與C1上的電荷相減以后，進行積分，使得積分器的輸出下降。反之，當比較器輸出Q=0，QB=1時，電容C3被充電到Vref-，當積分相到達時，電荷相加積分后，使積分器的輸出上升。這樣就完成了1位D/A的轉(zhuǎn)換，系統(tǒng)形成了負反饋，使得數(shù)字輸出如影隨形地跟隨模擬輸入。
3 二階Δ-Σ A/D調(diào)制器的仿真
CMOS溫度傳感模塊將溫度信號轉(zhuǎn)換成與之對應的電壓信號,并經(jīng)過電平移位，增強其驅(qū)動能力。轉(zhuǎn)換得到的電壓信號進入二階Δ-Σ調(diào)制器，鎖存比較器得到的數(shù)字信號再進入14 bit計數(shù)器進行計數(shù)。靜態(tài)仿真波形如圖4，在25 ℃下，溫度傳感模塊輸出電壓經(jīng)過電平移位后VTOUT=2.6 V，即為二階Δ-Σ調(diào)制器的輸入。

動態(tài)仿真采用了頻譜分析FFT法，仿真條件為：輸入正弦信號頻率為800 Hz，幅值為0.4 V，得到系統(tǒng)總的輸入輸出波形的SPICE仿真波形如圖5所示。在輸入信號平衡點附近的區(qū)間，輸出信號變化比較快，而在輸入信號接近于最大值時，輸出信號變化較慢。這正是由Δ-Σ調(diào)制器是對前后兩個采樣值之差進行量化引起的，因為在平衡點附近，輸入信號變化很快，而在最大值附近輸入信號變化相對緩慢。根據(jù)輸出的仿真結果，利用HSPICE編寫FFT的網(wǎng)表對調(diào)制器的輸出信號進行FFT處理，以求得該系統(tǒng)的信噪比。求得的輸出信號的功率譜密度如圖6?？梢缘玫皆撓到y(tǒng)的信噪比SNR為82 dB，有效位數(shù)?？梢钥吹紿SPICE的仿真結果與Matlab中的仿真結果SNR=87 dB不同，這是由于Δ-Σ 調(diào)制器的非理想特性造成，如時鐘抖動、開關噪聲、積分器有限帶寬和飽和電平等。

智能溫度傳感芯片集成了帶隙基準電壓電路、偏置電路和控制時鐘產(chǎn)生電路等外圍模塊。利用Matlab simulink對二階Δ-Σ調(diào)制模塊進行建模、仿真和參數(shù)設定；采用軌對軌折疊式共源共柵放大器增大信號輸入范圍；并利用正反饋的高速鎖存比較器，提高了轉(zhuǎn)換速度。應用Cadence和HSpice仿真工具對系統(tǒng)進行了仿真，并從仿真結果來看，其信噪比為 82 dB，精度可以達到14 bit，測溫動態(tài)范圍為-50 ℃～150 ℃。在完成電路設計的基礎上，應用Cadence的Vituoso Layout Editor完成了系統(tǒng)的所有版圖設計，通過了基本的版圖驗證，證明其符合生產(chǎn)流片的要求，并進行樣片的生產(chǎn)，已經(jīng)成功流片和測試。
參考文獻
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