引言　

    串行接口常用于芯片至芯片和電路板至電路板之間的數(shù)據(jù)傳輸。隨著系統(tǒng)的帶寬不斷增加至多吉比特范圍，并行接口已經(jīng)被高速串行鏈接，或SERDES （串化器/ 解串器）所取代 。起初， SERDES是獨立的ASSP或ASIC器件。在過去幾年中已經(jīng)看到有內(nèi)置SERDES 的FPGA器件系列。這些器件對替代獨立的SERDES器件很有吸引力。然而，這些基于SERDES的FPGA往往價格昂貴，因為它們是高端（因而更昂貴） FPGA器件系列的一部分。萊迪思半導體公司在這一領域一直是先驅者，已經(jīng)推出了兩款低成本帶有SERDES的 FPGA器件系列，在2007年推出了LatticeECP2M，最近又推出了 LatticeECP3 。ECP2M和ECP3 FPGA為設計者提供了兩全其美的產(chǎn)品：一種高性能、低成本具有內(nèi)置高性能SERDES 的FPGA。這些器件為設計人員提供一個低成本綜合平臺，以滿足他們設計下一代產(chǎn)品的需求。萊迪思還為客戶提供了高性能具有SERDES的FPGA器件系列LatticeSC /M，芯片上擁有額外的ASIC IP。

　　萊迪思的SERDES設計超過了各種常用協(xié)議規(guī)定的嚴格的抖動和驅動需求。 LatticeECP2M和LatticeECP3的低成本、高性能帶有SERDES功能的FPGA系列為用戶設計下一代系統(tǒng)提供了一個很好的平臺。器件的一些亮點如下：

• 低功耗：工作于3.2Gbps的速率時，每個通道功耗額定為90mW 。
• 針對芯片至芯片和小型背板（不超過40英寸的FR - 4 ），能可靠傳輸和恢復串行信號。
• 嵌入式物理編碼子層塊，支持流行的串行協(xié)議，如1吉比特以太網(wǎng)，10吉比特以太網(wǎng)（ XAUI ）、PCI Express 、Serial RapidIO SMPTE 。
• 支持無線協(xié)議，如CPRI 、OBSAI等，包括用于實現(xiàn)多跳的一個低延遲變化選擇。
• 靈活的SERDES模塊 ：多個標準/協(xié)議可以混合于單個模塊中。
• 針對低成本器件系列，它提供業(yè)界領先的結構和IO性能的高性能、低成本、低功耗FPGA 。
• 輔以業(yè)界領先的軟件，知識產(chǎn)權核和評估平臺，能夠實施完整的解決方案的設計。

　　SERDES結構

　　SERDES主要由物理介質相關（ PMD）子層、物理媒介附加（PMA）子層和物理編碼子層（ PCS ）所組成。PMD是負責串行信號傳輸?shù)碾姎鈮K。PMA負責串化/解串化，PCS負責數(shù)據(jù)流的編碼/解碼。在PCS的上面是上層功能。針對FPGA 的SERDES ，PCS提供了ASIC塊和FPGA之間的接口邊界。

圖1 串行協(xié)議棧的功能劃分

　　流行的串行協(xié)議

　　以太網(wǎng)（ 1吉比特以太網(wǎng)和10吉比特以太網(wǎng)，或XAUI ）和PCI Express是最流行的通信協(xié)議。這些協(xié)議的每一個都從并行總線接口發(fā)展成串行接口，以跟上日益增加的數(shù)據(jù)傳輸速率。這些流行的協(xié)議共享物理編碼子層中的公共塊。例如，它們都使用8b/10b編碼。 8b/10b編碼提供了非常好的直流平衡，最多5個全0或全1并有良好的跳變密度。這些都有助于提高傳輸?shù)目煽啃浴Ｈ鐖D2所示，在萊迪思的ECP2M和ECP3器件中的嵌入式ASIC模塊包含了PMA和PMD以及PCS公共塊，例如，鏈接同步塊和8b/10b編碼器/解碼器。

圖2  LatticeECP3支持流行的串行協(xié)議

　　Ethernet

　　以太網(wǎng)是使用最廣泛的通信協(xié)議。以太網(wǎng)的數(shù)據(jù)傳輸速率已經(jīng)從10 Mbps發(fā)展至100 Mbps，又發(fā)展至1吉比特（ 1000 Mbps ），繼而又發(fā)展多吉比特范圍： 10 Gbps 、 40 Gbps和100 Gbps。隨著數(shù)據(jù)傳輸率的發(fā)展，鏈路已經(jīng)從并行接口（MII、 GMII ）發(fā)展到串行鏈路（GE、SGMII 、 XAUI等） 。

　　LatticeECP3系列完全符合吉比特以太網(wǎng)和10吉比特以太網(wǎng)協(xié)議。該SERDES是符合針對1000 BASE-X吉比特以太網(wǎng)的IEEE 802.3z規(guī)范和針對10吉比特以太網(wǎng)XAUI 的IEEE 802.3-2005規(guī)范。如圖2所示，LatticeECP3器件支持嵌入SERDES和其他塊的以太網(wǎng)物理層，如鏈路同步、在器件中8b/10b編碼/解碼以及時鐘容限補償?shù)腁SIC模塊。將萊迪思的GE/ SGMII PCS和MAC IP組合在一起時 ，LatticeECP3為用戶提供了一個完全集成的、完全兼容吉比特以太網(wǎng)的解決方案。

　　LatticeECP3 SERDES超過了由IEEE 802.3-2005規(guī)范針對XAUI定義的抖動規(guī)格。萊迪思的XAUI IP和10吉比特以太網(wǎng)MAC IP內(nèi)核提供一個完全集成的，完全符合10吉比特以太網(wǎng)的平臺。LatticeECP3是完全符合支持1吉比特和10吉比特以太網(wǎng)的業(yè)界最低成本的FPGA.

PCI Express

　　PCI Express是下一代外圍組件互連（ PCI ）標準。該PCI Express協(xié)議是為了解決日益增加的帶寬需求，通過電纜或針對擴展卡的連接器插槽、提供一個可升級的、芯片之間點對點的串行連接，同時保持與傳統(tǒng)的PCI在軟件層相兼容。

　　單個PCI Express串行鏈路是雙單工連接，規(guī)定每個鏈路為2.5Gbps的速率（5Gbps或更高的速率，針對2.0版和以后的規(guī)范），可以構成x1、x2、x4、x8 ， x12 ， x16和x32鏈路寬度，以實現(xiàn)更大的帶寬。串行實現(xiàn)是便宜的，可以進一步推動延伸長度、減輕共模噪聲、關注現(xiàn)有源同步并行接口（如常規(guī)的PCI ）的相偏 ，并減少需要連接通道的總數(shù)。LatticeECP3 SERDES完全符合PCI Express 1.1版的抖動規(guī)范。與萊迪思的PCI Express端點控制器IP相結合 ，為設計人員提供了一種低成本的PCI Express平臺。

　　萊迪思還為設計人員提供了完整的PCI Express開發(fā)套件。如圖3所示，萊迪思的PCI Express開發(fā)套件是一個完全集成的開發(fā)平臺，提供了一個完整的硬件/軟件開發(fā)環(huán)境，以加速評估PCI Express技術。該套件包括PCI Express系統(tǒng)設計所需的各種元件，其中包括萊迪思的PCI Express端點IP核、 RTL源代碼、項目指南和幾個演示文件，從控制到數(shù)據(jù)的應用、驅動程序、圖形用戶界面及一塊評估電路板。

圖3 Lattice PCI Express開發(fā)套件

　　無線協(xié)議：CPRI 與 OBSAI

　　通用公共無線接口（ CPRI ）和開放基站架構組織（ OBSAI等）是針對無線基礎設施的兩種流行的基于分組的協(xié)議標準。LatticeECP3 SERDES也支持這些標準。如圖4所示， LatticeECP3 的SERDES /PCS ASIC模塊支持CPRI / OBSAI物理層。萊迪思還提供完全支持各自協(xié)議棧的CPRI （ 3.0規(guī)范）和OBSAI等（ OBSAI－RP3 － 01 ）的IP核。

圖4 用LatticeECP3支持CPRI/OBSAI協(xié)議棧

　　此外， LatticeECP3 SERDES還支持針對實現(xiàn)多跳的低延遲變化要求。在新的遠程無線前端（RRH ）拓撲結構中，系統(tǒng)要求能夠測量和補償在多跳情況下發(fā)生的延遲變化。為了支持這項工作，非常仔細地設計了ECP3 PCS塊，使鏈路延遲變化確定并一致。此外，字對齊延遲變化也是可測量的，一旦知道這個值，在補償寄存器中就會得到報告，從而可以進行系統(tǒng)級的補償。

圖5 用ECP3的 SERDES/PCS實現(xiàn)短延遲選擇

　　SMPTE

　　活動圖像和電視工程師協(xié)會（SMPTE ）按照SDI或串行數(shù)字接口制定了一套標準。這些標準包括： SMPTE 259M-標準清晰度串行數(shù)字接口（SD - SDI）、SMPTE 292M -高清晰度串行數(shù)字接口（HD - SDI ） ，以及SMPTE 424M - 3Gbps串行數(shù)字接口（ 3G-SDI） 。

　　SMPTE 259通過串行鏈路以270 Mbps的速率傳輸數(shù)據(jù)，SMPTE 292的速率增加到1.485 Gbps， SMPTE 424的速率增加到2.97 Gbps。LatticeECP3器件同時動態(tài)地支持所有這些速率而無需過采樣。LatticeECP3 SERDES是完全符合SMPTE抖動規(guī)范的。SERDES IO也可以是直流耦合（用外部電容器）支持SMPTE病態(tài)信號。此外， ECP3 SERDES具有通道的獨立性。如圖6所示，器件包括合適的時鐘分頻器（ DIV1 、DIV2和DIV11 ） ，允許真正實現(xiàn)支持SD/HD/3G的獨立多速率傳輸。每個通道的接收時鐘是獨立的，可以來自外部源或者來自FPGA，允許獨立地支持SD/HD/3G的多速率接收。

圖6 用LatticeECP3 SERDES支持增強的SMPTE多速率

　　如圖7所示，SMPTE協(xié)議棧可以完全在LatticeECP3 FPGA中實現(xiàn)。萊迪思提供了一個實現(xiàn)NRZ/ NRZI編碼、字對齊和成幀的多速率串行數(shù)字接口（ SDI ）物理層IP核。LatticeECP3是業(yè)界成本最低，功耗最低和最靈活的針對SMPTE的可編程開發(fā)平臺。

圖7 用LatticeECP3支持SMPTE協(xié)議棧

　　萊迪思還開發(fā)了一個證明符合SMPTE標準的完整的系統(tǒng)。該系統(tǒng)由LatticeECP3視頻協(xié)議電路板、該IP和演示設計所組成。

　　結論

　　SERDES正變成越來越流行的接口，在網(wǎng)絡應用方面被廣泛地采用。LatticeECP3 帶有SERDES功能的FPGA為設計人員開發(fā)各種基于SERDES的應用提供了穩(wěn)健的低成本平臺。針對以太網(wǎng)、PCI Express、SMPTE和無線應用，用功能強大的低成本FPGA平臺來支持各種通用串行協(xié)議