摘 要：H．264作為最新的視頻編碼標(biāo)準(zhǔn)具有很高的壓縮性能，對(duì)它的研究具有重要的意義。根據(jù)H．264的變換量化算法設(shè)計(jì)一種基于FPGA的高性能變換量化處理結(jié)構(gòu)，該結(jié)構(gòu)采用流水線操作和分時(shí)復(fù)用技術(shù)。結(jié)果顯示，該設(shè)計(jì)既節(jié)省了資源，又保證了效率；能夠同時(shí)處理整個(gè)4× 4塊的全部16個(gè)殘差輸入數(shù)據(jù)，并在236個(gè)時(shí)鐘內(nèi)完成對(duì)1個(gè)宏塊的殘差數(shù)據(jù)從輸入到反變換輸出重建值的完整變換量化過(guò)程。它的處理速度和性能大大提高，可用于硬件加速。
關(guān)鍵詞：H．264；變換；量化；FPGA

0 引 言
    H．264高效的編碼效率是以其高復(fù)雜性為代價(jià)的，因此制約了它在高分辨率、實(shí)時(shí)處理等方面的應(yīng)用。而FPGA器件采用流水控制策略和并行處理方式，可為H．264復(fù)雜的編碼模塊提供硬件加速引擎。變換量化模塊在H．264編碼算法中被頻繁調(diào)用。因此研究在盡量合理控制其資源消耗的前提下，提高變換量化模塊的工作頻率及處理數(shù)據(jù)的吞吐量，并完成變換量化一系列完整功能的變換量化結(jié)構(gòu)具有重要的實(shí)際意義，也成為當(dāng)前研究的首要問(wèn)題。H．264．變換是基于DCT的，其全部采用整數(shù)DCT變換，這樣就避免了正變換和反變換的失配問(wèn)題，既不丟失解碼精度，也適合于FPGA硬件實(shí)現(xiàn)。

1 算法原理及分析
1．1 變換算法及分析
    H．264變換是整數(shù)DCT變換，該算法實(shí)現(xiàn)了編碼端和解碼端反變換之間的零匹配，從而減少了解碼精度的丟失。通常H．264變換編碼以4×4塊為單位，核心變換矩陣如下：

  
    當(dāng)核心變換矩陣中a＝1時(shí)，為DCT正向變換矩陣Cf，；若將DCT正向變換矩陣Cf，中所有的2變?yōu)?，并保持所有符號(hào)不變，則變成Hadamard變換矩陣Hi；若將以上矩陣中所有的2變?yōu)?，并使a=1／2，保持所有符號(hào)不變，則為DCT反向變換矩陣CTi。
1．2 量化算法及分析
    H．264的分級(jí)標(biāo)量量化器支持多達(dá)52個(gè)量化步長(zhǎng)Qstep，用量化參數(shù)QP進(jìn)行索引。范圍廣闊的量化步長(zhǎng)能夠靈活準(zhǔn)確地控制比特速率和質(zhì)量之間的平衡。
    在整數(shù)算法中，量化過(guò)程可以用以下運(yùn)算來(lái)實(shí)現(xiàn)：

  
式中：W為殘差系數(shù)；>>表示二進(jìn)制右移；幀內(nèi)塊和幀間塊f分別為2qbits／3，2qbits／6；MF為乘法因子，其值可根據(jù)W(i，j)在矩陣中不同的位置和量化參數(shù)QP的不同，查乘法因子表得到。
    系數(shù)z的反量化方式如下：

式中：尺度因子V可根據(jù)Z(i，j)在矩陣中不同的位置和量化參數(shù)QP的不同，查尺度因子表得到。

2 FPGA硬件設(shè)計(jì)及實(shí)現(xiàn)
2．1 變換量化硬件整體結(jié)構(gòu)
    在H．264編碼器中經(jīng)過(guò)預(yù)測(cè)后得到的殘差數(shù)據(jù)經(jīng)過(guò)變換T、量化Q后的數(shù)據(jù)分為兩路：一路經(jīng)過(guò)重排序Recoder后用于熵編碼；另一路為重建通路，經(jīng)過(guò)反量化Q-1、反變換T-1后與預(yù)測(cè)值P相加得到重建值，用于后面的宏塊的預(yù)測(cè)編碼。
    H．264編碼標(biāo)準(zhǔn)中，在幀內(nèi)預(yù)測(cè)方式下，首先對(duì)16×16宏塊(亮度分量)的16個(gè)4×4塊進(jìn)行DCT變換，然后提取出DC系數(shù)組成一個(gè)4×4 DC塊；對(duì)于這個(gè)4×4 Dc塊要先進(jìn)行Hadamard變換，然后量化。在重建通路中需要注意：對(duì)于4×4 DC塊，要先進(jìn)行反Hadamard變換，再進(jìn)行反量化，目的是使反變換的動(dòng)態(tài)范圍最大；再依據(jù)這個(gè)4×4 DC塊中16個(gè)數(shù)值對(duì)反量化后的16×16宏塊進(jìn)行反DCT變換。對(duì)于色度分量的DC系數(shù)也是一樣需要經(jīng)過(guò)進(jìn)一步變換。H．264變換量化整體結(jié)構(gòu)主要分為4大模塊，其框圖如圖1所示。

    結(jié)構(gòu)框圖中DC_reg是一組用于存儲(chǔ)所有的DC系數(shù)值的寄存器，使用兩個(gè)同步FIFO存儲(chǔ)反量化后的AC系數(shù)，等待DC系數(shù)反變換反量化完畢以后，再一起送人最后的反DCT變換模塊中進(jìn)行處理。兩個(gè)同步FIFO在時(shí)鐘控制下先后進(jìn)行寫操作，其中一個(gè)存儲(chǔ)4×4塊反量化輸出的其中兩行數(shù)據(jù)，另一個(gè)在下一時(shí)鐘存儲(chǔ)這個(gè)4×4塊反量化輸出的另兩行數(shù)據(jù)。讀取時(shí)，則同時(shí)對(duì)兩個(gè)FIFO進(jìn)行讀操作，即一個(gè)時(shí)鐘內(nèi)這個(gè)4×4塊的反量化后的全部16個(gè)數(shù)值同時(shí)出現(xiàn)在反變換模塊的輸入端。
2．2 變換模塊(DCT／Hadamard變換)及反變換模塊
    (iDCT／iHadamard反變換)設(shè)計(jì)由DCT變換矩陣可以推導(dǎo)得出：

    同樣：Y01～Y03以及Y20～Y23也可將式(5)展開得到。同理可得：

  
    由前述的變換算法分析可知，Hadamard變換和DCT變換的核心變換矩陣只存在是否乘以2的差別，因此將式(5)和(7)中的cr換成Hi，且2變?yōu)?，由此可得到Hadamard變換。
    在實(shí)際的硬件電路中，乘以2和除以2的操作都可以通過(guò)移位來(lái)實(shí)現(xiàn)。此外，DCT正向變換與Hadamard變換在整個(gè)變換過(guò)程中不是同時(shí)進(jìn)行操作，因此將 DCT正向變換與Hadamard變換結(jié)合到一起，并分時(shí)復(fù)用，以是否乘2來(lái)區(qū)分當(dāng)前是哪種變換。同時(shí)采用16個(gè)殘差數(shù)據(jù)同時(shí)輸入，輸出8位變換數(shù)據(jù)，每 2個(gè)時(shí)鐘輸出一個(gè)4×4塊的變換結(jié)果。這樣既充分利用了硬件資源，又能一次性處理一個(gè)4×4殘差塊的全部16個(gè)數(shù)據(jù)，確保了效率。DCT變換和 Hadamard變換的核心變換均可用快速蝶形算法實(shí)現(xiàn)，如圖2所示。

    對(duì)iDCT反向變換和iHadamard反變換的核心變換進(jìn)行分析，原理與上述相似。
2．3 量化及反量化模塊設(shè)計(jì)
    整個(gè)量化及反量化模塊全部采用乘法器、加法器和移位操作來(lái)實(shí)現(xiàn)，并采用FPGA內(nèi)部的兩個(gè)ROM來(lái)分別存放正反量化的乘法因子MF和尺度因子V。
    由于變換模塊輸出是8位，因此量化模塊采用8數(shù)據(jù)輸入，每2個(gè)時(shí)鐘輸出一個(gè)4×4塊的量化結(jié)果。反量化模塊也是采用8數(shù)據(jù)輸入，且每2個(gè)時(shí)鐘輸出一個(gè)4×4塊的反量化結(jié)果。

3 時(shí)序分析及硬件調(diào)試驗(yàn)證
    該結(jié)構(gòu)設(shè)計(jì)全部采用VHDL編寫程序，使用ISE環(huán)境下的XST進(jìn)行綜合，綜合頻率達(dá)到112 MHz。該設(shè)計(jì)采用的FPGA是Xilinx公司生產(chǎn)的XC2V1500，并使用在線邏輯分析儀Chipscope來(lái)觀察量化輸出數(shù)據(jù) (quant_out_i)和反變換后的殘差輸出數(shù)據(jù)(inv_dct_i)；圖3所示為反變換后的殘差輸出數(shù)據(jù)(inv_dct_i)。輸入數(shù)據(jù)采用數(shù)值相同的4×4塊，因此輸出數(shù)據(jù)也完全相同。波形顯示：每次輸出8個(gè)數(shù)據(jù)；對(duì)于一個(gè)宏塊的16個(gè)亮度4×4塊進(jìn)行處理時(shí)，可在45個(gè)時(shí)鐘內(nèi)完成變換量化 (包括AC／DC)用于編碼，在91個(gè)時(shí)鐘內(nèi)完成變換量化反變換反量化一系列操作得到用于重建的殘差，在236個(gè)時(shí)鐘內(nèi)完成對(duì)一個(gè)宏塊的殘差數(shù)據(jù)從輸入到反變換輸出重建值的完整過(guò)程。

4 結(jié) 語(yǔ)
    提出的這種H．264變換量化結(jié)構(gòu)完全基于FPGA實(shí)現(xiàn)，每一個(gè)時(shí)鐘輸出8個(gè)數(shù)據(jù)，每2個(gè)時(shí)鐘得出對(duì)一個(gè)4×4塊處理的最終結(jié)果。一方面采用流水線操作，對(duì)16個(gè)數(shù)據(jù)并行處理提高了數(shù)據(jù)的處理速度，另一方面分時(shí)復(fù)用技術(shù)又在一定程度上節(jié)省了硬件資源。相比文獻(xiàn)中只實(shí)現(xiàn)了部分功能，本文實(shí)現(xiàn)了從殘差輸入經(jīng)變換量化、反變換反量化得到用于重建的殘差值這一系列完整的操作，并保證了在一定的數(shù)據(jù)處理速度下對(duì)資源的優(yōu)化處理，適合用于H．264．編碼器硬件加速。