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[導(dǎo)讀]最經(jīng)典的2DFF 1-bit同步器如下,下圖結(jié)構(gòu)通常用于單bit控制信號的異步處理:

(一)單bit信號同步器

最經(jīng)典的2DFF 1-bit同步器如下,下圖結(jié)構(gòu)通常用于單bit控制信號的異步處理:

當(dāng)Rx Clock Domain第一級寄存器R1的時鐘上升沿“恰好”碰到Tx Clock的上升沿,也就是不滿足Rx Clock的建立保持時間要求時,就會采樣到亞穩(wěn)態(tài)的值,在第二級寄存器R2采樣R1的輸出前,有70%~80%的概率是R1的輸出已經(jīng)能穩(wěn)定在0或1,再經(jīng)過R2的二級觸發(fā)器后,穩(wěn)定的概率為99%。

注意:

  • cdc_s信號必須做到glitch free,也就是我們通常說的寄存輸出;

  • int_s信號鏈路禁止組合邏輯,其本質(zhì)也是杜絕glitch的出現(xiàn)。


第一級寄存器R1的行為到底是啥樣子的?由于cdc_s信號是Tx clock Domain,而R1寄存器的采用時鐘是Rx clock Domain,當(dāng)Rx clock采樣時,若cdc_s正好跳變(不滿足setup/hold),那么就會出現(xiàn)如下兩種情況,而前仿真是無法仿真出下圖2種行為的(具體見芯片設(shè)計之CDC異步電路(一)一文)。



上面的論述是基于電平方式,那么怎么確保脈沖能被采到呢?源時鐘域的時鐘慢的話,快采慢OK,否則慢采快就有如下漏采的問題。


怎么保證異步脈沖被采到?先不說展寬的方式,先看下圖所示,假設(shè)第一個posedge采樣到了不確定電平(紅線),后面在脈沖拉低之前,還有第二個posedge采樣到穩(wěn)定電平(綠線)。

也就是說,只要采樣周期T小于被采樣周期(有“3個沿”),可以是上升沿或者下降沿,這樣就能保證這個脈沖一定會被采樣到,為了方便計算,一般加0.5個采樣周期的裕度,即目的時鐘頻率是源時鐘頻率的1.5倍。



(二DMUX同步器
兩級寄存器(先進(jìn)工藝要求三級)的同步器通常用于控制信號的異步處理,但是data bus的異步處理呢?我們可以采用DMUX結(jié)構(gòu)。

注意:

  • tx_sel、rx_sel有效時,cdc_d數(shù)據(jù)總線必須保持穩(wěn)定;


(三握手處理
源時鐘域先將數(shù)據(jù)發(fā)送到總線上,并給出一個valid信號,而目標(biāo)時鐘域同步valid信號后,若valid信號為高電平則采樣總線數(shù)據(jù),并返回一個ready信號給源時鐘域。源時鐘域再次同步該ready信號,若ready信號為高,則代表一次握手成功,數(shù)據(jù)傳輸完畢,開始進(jìn)行下一次數(shù)據(jù)傳輸。

采用握手機(jī)制可以保證異步multi-bit數(shù)據(jù)傳輸不出現(xiàn)錯誤,但由于需要等待握手的完成再傳輸數(shù)據(jù),因此傳輸效率較低。


相比下文將解說的異或展開的辦法,異步握手處理的來回的延遲更大,容易造成脈沖漏采,這是缺點(diǎn),但是可以保證目標(biāo)時鐘域始終能采集到源時鐘域(不論異步時鐘頻率相差多少),尤其是,在項目繼承、項目換人的情況下,更改設(shè)計頻率不會埋雷,這一點(diǎn)對于敏捷開發(fā)尤其重要。

另外一個技巧,我們可以利用(rd_en_cdc | rd_en_ack_d2)作為門控時鐘,控制源時鐘域的控制信號、數(shù)據(jù)信號的翻轉(zhuǎn),降低功耗,等(rd_en_cdc | rd_en_ack_d2)都為低時,啟動下一次傳輸,這樣子既保證了數(shù)據(jù)穩(wěn)定傳輸、也降低了功耗,同時項目也能穩(wěn)定繼承,避免埋雷。


(四)異步FIFO

老生常談的異步FIFO,其本質(zhì)是采用格雷碼,在地址連續(xù)的情況下,其對應(yīng)格雷碼每個周期只變化1bit,因此可以直接異步采樣。

注意:

  • FIFO的overflow、underflow問題;

  • tx_addr是連續(xù)的,即地址hamming distance是1;

  • FIFO深度須2^n;

    經(jīng)典的FIFO結(jié)構(gòu)如下:


    核心電路:是將FIFO讀寫地址指針的二進(jìn)制碼轉(zhuǎn)成格雷碼,方便同步器打兩拍傳遞到對向時鐘域去做空滿判斷。

空滿判斷:為了區(qū)別空滿,我們增加1bit的地址(MSB),我習(xí)慣直接用Gray碼比較讀寫指針判定空滿:

  • 當(dāng)Gray碼讀寫指針完全相等時,F(xiàn)IFO空;
  • 當(dāng)Gray碼讀寫指針最高2bit相反,其余bit相同時,F(xiàn)IFO滿;通常二進(jìn)制碼比較空滿是:最高bit不同,其余bit相同,則FIFO滿,而格雷碼則不同哈。


(五)結(jié)繩法

假設(shè)源時鐘域的信號脈沖rd_en是周期性的出現(xiàn),那么可以每次出現(xiàn)rd_en時與rd_en_cdc異或一下得到翻轉(zhuǎn)的rd_en_cdc。


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