今天，小編將在這篇文章中為大家?guī)砘谝莆?a href="/tags/寄存器" target="_blank">寄存器TDM的實(shí)現(xiàn)方式的有關(guān)報道，通過閱讀這篇文章，大家可以對它具備清晰的認(rèn)識，主要內(nèi)容如下。

一、基于移位寄存器TDM的實(shí)現(xiàn)方式

設(shè)計中兩片F(xiàn)PGA分割邊界的數(shù)據(jù)Sig1、Sig2、Sig3、Sig4……等一大波的信號被并行地加載到傳輸時鐘的上升沿上的移位寄存器中，并用相同的時鐘移出。在接收端的FPGA_B中，移位寄存器對傳輸時鐘上的輸入數(shù)據(jù)進(jìn)行采樣，并與設(shè)計并行地提供數(shù)據(jù)。第一個采樣（在這種情況下為sig4）在移位寄存器輸出端從采樣時鐘邊緣可用，但是在該方案的一些版本中可能需要傳輸時鐘的額外邊緣，以便在數(shù)據(jù)被完全移位到目標(biāo)寄存器之后鎖存數(shù)據(jù)。再次，發(fā)送和接收移位器需要啟動，然后保持同步。

這種類型的方案非常適合在FPGA間trace跡線上具有比平均傳輸時間更長的板，因?yàn)槁窂街袥]有額外的組合延遲，我們可以最大限度地利用傳輸時鐘周期。特別是，如果先前的采樣尚未被時鐘記錄到接收邏輯中，則不可將新數(shù)據(jù)采樣到記錄道上。在某些實(shí)驗(yàn)室情況下，我們可能會很幸運(yùn)，但在其他情況下，傳輸線的軌跡特性或連接中的輕微不連續(xù)性可能會使傳輸不可靠。因此，我們有傳輸時鐘速度的物理上限，如果我們達(dá)到了這個上限，那么進(jìn)一步提高復(fù)用率的唯一方法就是降低整個系統(tǒng)的速度。這樣做之后，即使使用10:1或更高的多路復(fù)用器比率，我們也只需要以更低的時鐘速率原型。

二、移位寄存器原理

移位寄存器不僅能寄存數(shù)據(jù)，而且能在時鐘信號的作用下使其中的數(shù)據(jù)依次左移或右移。

四位移位寄存器的原理圖如下圖所示。FF0、FF1、FF2、FF3是四個邊沿觸發(fā)的D觸發(fā)器，每個觸發(fā)器的輸出端Q接到右邊一個觸發(fā)器的輸入端D。因?yàn)閺臅r鐘信號CP的上升沿加到觸發(fā)器上開始到輸出端新狀態(tài)穩(wěn)定地建立起來有一段延遲時間，所以當(dāng)時鐘信號同時加到四個觸發(fā)器上時，每個觸發(fā)器接收的都是左邊一個觸發(fā)器中原來的數(shù)據(jù)(FF0接收的輸入數(shù)據(jù)D1)。寄存器中的數(shù)據(jù)依次右移一位。

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