臺(tái)積電目標(biāo)是2025年量產(chǎn)2納米(N2)制程，現(xiàn)階段是3納米(N3)產(chǎn)量和良率提升，是世界最先進(jìn)芯片制造技術(shù)。臺(tái)積電強(qiáng)調(diào)，2023年量產(chǎn)更具效益的N3E制程，滿足客戶需求。

隨著先進(jìn)制程發(fā)展，近期臺(tái)積電研發(fā)和技術(shù)高級(jí)副總裁米玉杰分享更多資訊。臺(tái)積電下階段將轉(zhuǎn)向有更大鏡頭的微影曝光設(shè)備，2024年導(dǎo)入High-NA EUV微影曝光，一般認(rèn)為用于2納米芯片制造。

報(bào)引導(dǎo)用ASML介紹，有高數(shù)值孔徑 (High-NA) 的新型EUV曝光微影系統(tǒng)，提供0.55孔徑，與0.33孔徑透鏡EUV系統(tǒng)相較，不但精準(zhǔn)度提高，也可達(dá)更高分辨率，完成更小晶體管設(shè)計(jì)，同時(shí)每小時(shí)超過200片芯片產(chǎn)能，對市場的量產(chǎn)需求大有幫助。

英特爾已宣布采購業(yè)界首部High-NA微影曝光設(shè)備TWINSCAN EXE:5200系統(tǒng)，2025年使用High-NA的EUV微影曝光設(shè)備生產(chǎn)。臺(tái)積電2024年拿到High-NA EUV微影曝光設(shè)備后，初期僅用于研發(fā)協(xié)作，會(huì)照要求調(diào)整，適當(dāng)時(shí)候再大規(guī)模生產(chǎn)。

與3納米制程節(jié)點(diǎn)不同的是，2納米制程節(jié)點(diǎn)將使用Gate-all-around FETs(GAAFET)晶體管技術(shù)，使2納米制程節(jié)點(diǎn)比3納米制程節(jié)點(diǎn)提升10%~15%性能，功耗降低25%~30%。預(yù)估2納米制程2024年底做好風(fēng)險(xiǎn)生產(chǎn)準(zhǔn)備，2025年底量產(chǎn)，客戶2026年就能收到首批芯片。

繼今年6月首度公布2納米制程路線圖后，備受關(guān)注的芯片制造巨頭臺(tái)積電的高端制程量產(chǎn)推進(jìn)時(shí)間表也于近日敲定。公開報(bào)道指出，臺(tái)積電先進(jìn)制程目前進(jìn)展順利，3納米將于今年下半年量產(chǎn)，升級(jí)版的3納米制程將于2023年量產(chǎn)，2納米則預(yù)計(jì)于2025年量產(chǎn)。作為全球最先進(jìn)的芯片制程，臺(tái)積電2納米首次采用全新架構(gòu)。據(jù)臺(tái)積電總裁魏哲家在此前的技術(shù)論壇上透露，相較3納米制程，采用新架構(gòu)的2納米制程芯片在相同功耗下頻率可提升10%至15%，在相同頻率下功耗能降低25%至30%。

值得注意的是，2納米將是臺(tái)積電工藝制程方面的一個(gè)轉(zhuǎn)型節(jié)點(diǎn)。由于傳統(tǒng)的架構(gòu)工藝已經(jīng)接近效能極限，臺(tái)積電最大的對手三星、英特爾已經(jīng)在3納米上使用最新工藝架構(gòu)，但或是出于保守考慮，臺(tái)積電3納米仍然沿用了傳統(tǒng)架構(gòu)工藝，這使得業(yè)內(nèi)對臺(tái)積電3納米芯片的性能產(chǎn)生了頗多質(zhì)疑。而隨著最新制程的時(shí)間表陸續(xù)敲定，業(yè)內(nèi)認(rèn)為，臺(tái)積電將進(jìn)一步拉開與三星、英特爾的差距。CHIP全球測試中心中國實(shí)驗(yàn)室主任羅國昭向《中國經(jīng)營報(bào)》記者表示，臺(tái)積電在2納米制程上的轉(zhuǎn)型發(fā)力如果成功，會(huì)將此前在頭部客戶積累上的優(yōu)勢進(jìn)一步放大，這也意味著全球芯片制造市場的馬太效應(yīng)或?qū)⑦M(jìn)一步加劇。

雖然新架構(gòu)的市場前景未明，但放棄傳統(tǒng)架構(gòu)，對執(zhí)行業(yè)牛耳的臺(tái)積電而言，或許只是遲早的事情，尤其是在三星、英特爾的步步進(jìn)逼之下，舊架構(gòu)的短板尤為凸顯。

長久以來，芯片制造廠商在先進(jìn)制程方面都采用了鰭式場效電晶體(FinFET)架構(gòu)，尤其是在臺(tái)積電內(nèi)部，F(xiàn)inFET的技術(shù)積累尤為成熟，這也助其持續(xù)在先進(jìn)制程的研發(fā)上保持領(lǐng)先。但隨著芯片進(jìn)入5納米范圍以下，F(xiàn)inFET的弊端也開始顯現(xiàn)。一位國內(nèi)存儲(chǔ)芯片廠商的技術(shù)負(fù)責(zé)人告訴記者，集成電路工作通電時(shí)內(nèi)部晶體管會(huì)存在漏電效應(yīng)?！皞鹘y(tǒng)上可以通過控制晶體管的間距降低這種影響，但當(dāng)制程低到一個(gè)極限時(shí)，漏電的影響無可避免?！痹撠?fù)責(zé)人表示。

而在業(yè)內(nèi)這個(gè)極限節(jié)點(diǎn)普遍被認(rèn)為是3納米，雖然臺(tái)積電宣稱通過技術(shù)改進(jìn)很好地解決了漏電問題，但意圖趕超臺(tái)積電的三星已搶先做出改變，使用了新的全柵場效應(yīng)晶體(GAAFET)結(jié)構(gòu)，并宣布在2022年推出3納米GAA(全環(huán)繞柵極晶體管)的早期版本，而其“性能版本”將在2023年出貨。“新架構(gòu)還不算很成熟，臺(tái)積電歷來是穩(wěn)扎穩(wěn)打的風(fēng)格，在3納米策略上應(yīng)該還是不想太冒進(jìn)。但三星不一樣，他們在5納米上已經(jīng)極大落后于臺(tái)積電，想要趕超也只能放手一搏?！卑雽?dǎo)體產(chǎn)業(yè)分析師季維告訴記者。

季維表示，其實(shí)臺(tái)積電一直在進(jìn)行GAAFET的研發(fā)，并預(yù)備在2納米上再從FinFET切換到GAAFET，這樣在成本過渡上會(huì)更為合理，而在3納米方面臺(tái)積電也升級(jí)了相應(yīng)的FinFET架構(gòu)，依然保證了產(chǎn)品性能的穩(wěn)定。值得注意的是，三星也的確為激進(jìn)的制程策略付出了代價(jià)。由于新架構(gòu)的良率出現(xiàn)問題，三星2021年中期宣布原本計(jì)劃于2022年投產(chǎn)的3納米芯片延期一年至2023年，與臺(tái)積電幾乎一致。因此，從結(jié)果而論，三星的搶跑計(jì)劃并沒有成功實(shí)現(xiàn)。

芯片是現(xiàn)代工業(yè)的大腦，沒有芯片很多工業(yè)產(chǎn)品就有可能陷入癱瘓當(dāng)中。

而且過去幾十年，人類一直在孜孜不倦地追逐芯片工藝的進(jìn)步，從幾十微米到幾十納米，再到10納米，7納米，5納米，3納米，人類一直在向極限進(jìn)行挑戰(zhàn)。

但是按照芯片的制造工藝來看，工藝越高，對應(yīng)的制造難度就越大。

雖然目前人類已經(jīng)攻克了3納米工藝，而且很快將量產(chǎn)，但是對于2納米工藝，目前人類仍然面臨很多難題，一時(shí)半會(huì)無法攻破。

但再大的困難也無法阻擋一些企業(yè)與研究機(jī)構(gòu)的研發(fā)的步伐。

畢竟芯片這個(gè)行業(yè)規(guī)模太大，誘惑力多，一旦攻克了最先進(jìn)的芯片工藝，就可以源源不斷獲取巨額利潤。

所以即便2納米芯片制造工藝技術(shù)難度非常大，但仍然有很多企業(yè)以及科研機(jī)構(gòu)持續(xù)投入巨額資金和精力進(jìn)行研發(fā)。

而且在研發(fā)的過程當(dāng)中可能會(huì)充滿一些戲劇性，比如近日美國的康奈爾大學(xué)就利用一種特殊的微波爐裝置攻克了2納米關(guān)鍵技術(shù)。

在芯片制造過程當(dāng)中，硅必須摻雜越來越高的磷濃度，以促進(jìn)準(zhǔn)確和穩(wěn)定的電流傳輸，但隨著芯片工藝要求越來越高，傳統(tǒng)的退火方法已經(jīng)不再適用，比如2納米芯片對硅中的平衡溶解度的磷濃度以及一致性要求越來越高，需要用到新的制造工藝。

為此很多廠家以及科研院所都在尋找新的突破口，此前臺(tái)積電就曾經(jīng)作出推測，微波可用于退火(加熱)過程，以促進(jìn)增加磷的摻雜濃度。