測(cè)試串?dāng)_時(shí)基本組件或階段的簡(jiǎn)單框圖。首先，對(duì)通道 1 上的干擾音應(yīng)用一個(gè)濾波器，并測(cè)量作為參考捕獲的輸入。該濾波器確保來自信號(hào)發(fā)生器的所有其他噪聲和諧波被衰減到足以不破壞施加的故意干擾信號(hào)。

將干擾信號(hào)設(shè)置為適當(dāng)?shù)姆入娖?在本例中為 –1 dBFS)后，測(cè)量相鄰信道(信道 2)，不施加信號(hào)。這通常稱為“開放”通道。干擾音應(yīng)偶然出現(xiàn)在與通道 1 應(yīng)用的輸入信號(hào)頻率相同的快速傅里葉轉(zhuǎn)換倉(cāng)或點(diǎn)上，盡管處于衰減水平。這是錯(cuò)誤刺激。

確保將 50-Ω 端接適配器連接到通道的輸入連接器，或?yàn)橥ǖ捞峁┮恍┒私臃绞剑悦獗黄渌恍枰男盘?hào)破壞。

預(yù)期成績(jī)

在千兆赫茲采樣和千兆赫茲模擬輸入頻率(當(dāng)應(yīng)用接近滿量程信號(hào)時(shí))，大約 –60 dBFS (1/1 mV) 或更低的誤差雜散或串?dāng)_在大多數(shù)多通道系統(tǒng)中通常是可接受的，轉(zhuǎn)換為最低有效位 (LSB ) 或錯(cuò)誤的有效位數(shù) (ENOB) 約為 10 的 12 位系統(tǒng)。

例如，12 位、1-V FS、3.2-GSPS ADC12DJ3200雙通道 ADC 的信噪比 + 失真 (SINAD) 約為 60 dB，相當(dāng)于 ENOB 約為 9.67，或 ENOB = (SINAD (dBFS) – 1.76)/6.02。這意味著使用 9.67 的 ENOB 或 LSB = VFS/2 N = 1/817 時(shí)，LSB 大小約為 1.2 mV。由于 ADC 的靈敏度僅為 60 dB 左右，因此在這種情況下對(duì)串?dāng)_的靈敏度是可以預(yù)料的。隨著測(cè)試模擬輸入頻率的提高，ADC 內(nèi)部的自然耦合將提高靈敏度。

除了檢查跨多個(gè)通道的損耗外，我們還應(yīng)該檢查具有不同幅度的信號(hào)是否以線性方式產(chǎn)生串?dāng)_：干擾信號(hào)幅度的 –1 dBFS 下降會(huì)轉(zhuǎn)化為誤差雜散的 X-dBFS 下降受影響的通道或轉(zhuǎn)換器。

徹底的串?dāng)_測(cè)試設(shè)置不會(huì)只測(cè)試一個(gè)音調(diào);我們可能希望掃描所考慮頻帶中的所有頻率和幅度。串?dāng)_可能對(duì)頻率很敏感，但如果不進(jìn)行測(cè)試，可能很難預(yù)測(cè)這些敏感度，尤其是在比較不同幅度時(shí)。一旦我們了解了頻率差異，同時(shí)應(yīng)用頻率掃描和幅度掃描將產(chǎn)生大量數(shù)據(jù)，這些數(shù)據(jù)可能更有助于確定在系統(tǒng)設(shè)計(jì)中要消除哪些干擾音。

展示了 8 GHz 上的串?dāng)_結(jié)果與四種不同的干擾輸入幅度的對(duì)比。如我們所見，當(dāng)幅度最高時(shí)，ADC 的靈敏度最差。降低干擾信號(hào)音的幅度只會(huì)提高串?dāng)_性能。這是一個(gè)很好的測(cè)試，可以在感興趣的頻帶以及根據(jù)我們的應(yīng)用應(yīng)用的信號(hào)幅度上運(yùn)行設(shè)備(系統(tǒng)或 ADC)。

另一種常見的測(cè)試是應(yīng)用特定的干擾頻率并掃描幅度。

我們可以看到的，頻率和串?dāng)_之間不一定存在線性關(guān)系。我們可以得出的結(jié)論是，隨著干擾信號(hào)的頻率變高、幅度變高或兩者兼而有之，對(duì)串?dāng)_的敏感性會(huì)變差。

測(cè)試結(jié)果顯示什么

串?dāng)_可能是多通道系統(tǒng)的罪魁禍?zhǔn)?，需要深入了解每個(gè)轉(zhuǎn)換器通道的靈敏度，例如在更大的雷達(dá)系統(tǒng)中。為了防止噪聲和最大化性能，清潔電源和時(shí)鐘是開始的基本要素;低噪聲設(shè)備和電路同樣重要。由于電路中的噪聲太大，最輕微的串?dāng)_可能會(huì)使設(shè)備對(duì)應(yīng)用程序無效。

實(shí)際上，我們的測(cè)試臺(tái)在更孤立的環(huán)境中提供了 ADC 的簡(jiǎn)化視圖。為了在系統(tǒng)級(jí)收集更現(xiàn)實(shí)的器件性能預(yù)期，謹(jǐn)慎的做法是在我們自己的應(yīng)用板設(shè)置中收集類似的測(cè)試結(jié)果，以驗(yàn)證我們是否可以滿足轉(zhuǎn)換器的數(shù)據(jù)表性能。否則，系統(tǒng)通道靈敏度可能會(huì)受到 PCB 設(shè)計(jì)本身的串?dāng)_的限制。