? ? ? ?低成本收發(fā)器的開發(fā)各有不同。借助 Altera Cyclone^??V FPGA 系列的靈活性，您可以全面利用所有收發(fā)器資源，在體積更小、成本更低的器件中實現設計。Cyclone V FPGA 能夠非常靈活的通過增強構建模塊以盡可能低的功耗來實現獨立協(xié)議和專用協(xié)議。

? ? ? ?通過為市場提供成本最低、功耗最低的 FPGA，Altera Cyclone?V FPGA 拓展了 Cyclone FPGA 系列。隨著含有收發(fā)器 I/O 的 FPGA 設計的實際發(fā)售 (參見圖 1) ，進一步鞏固了 Altera 的收發(fā)器領先優(yōu)勢。

Cyclone V FPGA 視頻：工作在 3.125 Gbps 和?5Gbps?的收發(fā)器 I/O?

Cyclone V 系列提供兩種型號來滿足您的設計需求，3G 收發(fā)器 Cyclone V GXFPGA 和 5G 收發(fā)器 Cyclone V GT FPGA 。

收發(fā)器關鍵特性

·????????提供 12 個數據速率從 600 Mbps 到 3.125 Gbps 或者 5 Gbps 的收發(fā)器

·????????易于配置、靈活的收發(fā)器數據通路，實現了業(yè)界標準協(xié)議和專用協(xié)議

·????????可編程預加重設置和可調差分輸出電壓 (VOD) 提高了信號完整性 (SI)

·????????用戶可控的接收器均衡功能，補償物理介質頻率相關損耗

·????????收發(fā)器動態(tài)重新配置，不需要對 FPGA 重新編程，在同一通道上支持多種協(xié)議和數據速率

·????????支持 PCI Express^??(PCIe^?) DisplayPort、V-by-One 和 SATA 配置中的擴譜時鐘等協(xié)議功能

·????????兼容 PCIe、XAUI 和 Gbps 以太網 (GbE) 物理接口的專用電路

·????????PIPE接口直接連接嵌入式 PCIe Gen1 (2.5 Gbps) 和 Gen2 (5 Gbps) 硬核知識產權 (IP)，支持?PCI-SIG^?兼容?x1、x2 或者 x4 端點或者根端口應用

·????????內置字節(jié)排序使幀或者數據包總是起始于已知的字節(jié)通道

·????????8B/10B 編碼器和解碼器進行 8 位至 10 位編碼和 10 位至 8 位解碼

·????????發(fā)射器和接收器 PLL 電荷泵管芯電源穩(wěn)壓器以及壓控振蕩器 (VCO) 實現了優(yōu)異的噪聲抑制功能

·????????片內電源去耦合功能滿足了高頻時的瞬變電流要求，從而不需要板上去耦合電容

·????????PCI-SIG兼容?PCIe 硬核 IP 模塊中的串行環(huán)回、并行環(huán)回、反向串行環(huán)回以及環(huán)回主機和從機功能等診斷特性

圖 1 所示為 Cyclone V 收發(fā)器結構圖，包括物理介質附加 (PMA) 和物理編碼子層 (PCS) 。根據用戶需要，可以旁路 PCS 中的模塊。

圖 1. CycloneV 收發(fā)器、PMA 和 PCS 結構圖