利用可編程展頻時(shí)鐘生成器來(lái)降低EMI干擾

電磁干擾(EMI)是一種會(huì)通過(guò)導(dǎo)致意外響應(yīng)或完全工作實(shí)效從而影響電氣/電子設(shè)備性能的能量。　　EMI是由輻射電磁場(chǎng)或者感應(yīng)電壓和電流產(chǎn)生的。當(dāng)前高速數(shù)字系統(tǒng)中的高時(shí)鐘頻率和短邊率也會(huì)導(dǎo)致EMI問(wèn)題?！　鲗?dǎo)和發(fā)射

MSP430單片機(jī)中的WDT研究

引 言 軟件的可靠性一直是一個(gè)關(guān)鍵問(wèn)題。任何使用軟件的人都可能會(huì)經(jīng)歷計(jì)算機(jī)死機(jī)或程序跑飛的問(wèn)題,這種情況在嵌入式系統(tǒng)中也同樣存在。由于單片機(jī)的抗干擾能力有限,在工業(yè)現(xiàn)場(chǎng)的儀器儀表中,常會(huì)由于電壓不穩(wěn)、

基于多路移相時(shí)鐘的瞬時(shí)測(cè)頻模塊設(shè)計(jì)

本文所提出的基于多路移相時(shí)鐘的等精度瞬時(shí)測(cè)頻模塊具有電路簡(jiǎn)單，性價(jià)比高的特點(diǎn)，可用于捷變頻脈沖調(diào)制雷達(dá)脈內(nèi)測(cè)頻。最為核心的測(cè)頻電路完全在FPGA內(nèi)部構(gòu)建，輸入的標(biāo)準(zhǔn)時(shí)鐘僅為10 MHz，不僅減小了布線和制板的難度，而且大幅提高了模塊的抗干擾能力保證了測(cè)量精度。整個(gè)測(cè)頻模塊用一塊板卡實(shí)現(xiàn)，通過(guò)測(cè)試達(dá)到預(yù)期效果，證明該設(shè)計(jì)方案具有很高的實(shí)用性。

MSP430單片機(jī)中的WDT研究

引 言 軟件的可靠性一直是一個(gè)關(guān)鍵問(wèn)題。任何使用軟件的人都可能會(huì)經(jīng)歷計(jì)算機(jī)死機(jī)或程序跑飛的問(wèn)題,這種情況在嵌入式系統(tǒng)中也同樣存在。由于單片機(jī)的抗干擾能力有限,在工業(yè)現(xiàn)場(chǎng)的儀器儀表中,常會(huì)由于電壓不穩(wěn)、

如何控制IC的功耗

如何控制IC的功耗

基于 PIC18F8520 的 GPS 精準(zhǔn)時(shí)鐘實(shí)現(xiàn)

基于 PIC18F8520 的 GPS 精準(zhǔn)時(shí)鐘實(shí)現(xiàn)

大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略

利用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過(guò)程中最重要的一步是確定要

利用鎖相時(shí)鐘抑制串模干擾

目前廣泛使用的3 1/2~5 1/2位數(shù)字電壓表（DVM），大多選用雙積分式或多重積分式單片A/D轉(zhuǎn)換器。其優(yōu)點(diǎn)是電路簡(jiǎn)單，抗串模干擾能力強(qiáng)，成本較低。只要設(shè)計(jì)的時(shí)鐘頻率F0恰好等于50HZ的整倍數(shù)，電網(wǎng)串模干擾就被完全抑制

FPGA低功耗設(shè)計(jì)注意事項(xiàng)

FPGA的功耗高度依賴于用戶的設(shè)計(jì)，沒(méi)有哪種單一的方法能夠?qū)崿F(xiàn)這種功耗的降低，如同其它多數(shù)事物一樣，降低功耗的設(shè)計(jì)就是一種協(xié)調(diào)和平衡藝術(shù)，在進(jìn)行低功耗器件的設(shè)計(jì)時(shí)，人們必須仔細(xì)權(quán)衡性能、易用性、成本、密度

FPGA低功耗設(shè)計(jì)注意事項(xiàng)

FPGA低功耗設(shè)計(jì)注意事項(xiàng)

FPGA低功耗設(shè)計(jì)注意事項(xiàng)

FPGA低功耗設(shè)計(jì)注意事項(xiàng)

FPGA的低功耗設(shè)計(jì)分析

FPGA的功耗高度依賴于用戶的設(shè)計(jì)，沒(méi)有哪種單一的方法能夠?qū)崿F(xiàn)這種功耗的降低，在進(jìn)行低功耗器件的設(shè)計(jì)時(shí)，人們必須仔細(xì)權(quán)衡性能、易用性、成本、密度以及功率等諸多指標(biāo)?！　”M管基于90nm工藝的FPGA的功耗已低于先

FPGA的低功耗設(shè)計(jì)分析

FPGA的低功耗設(shè)計(jì)分析

FPGA的低功耗設(shè)計(jì)分析

FPGA的低功耗設(shè)計(jì)分析

自適應(yīng)時(shí)鐘技術(shù)在芯片設(shè)計(jì)與驗(yàn)證中的應(yīng)用

　　0 引言 隨著半導(dǎo)體工藝的迅速發(fā)展，嵌入式處理器和DSP的設(shè)計(jì)越來(lái)越復(fù)雜，其開(kāi)發(fā)調(diào)試工作也日趨重要，因此處理器平臺(tái)提供強(qiáng)大的調(diào)試系統(tǒng)已成為設(shè)計(jì)中必不可少的一部分。 嵌入式處理器調(diào)試系統(tǒng)使用硬件仿真器

時(shí)鐘脈沖邊沿整形電路

iPhone鬧鐘遭遇冬令時(shí)尷尬

北京時(shí)間11月1日晚間消息，據(jù)國(guó)外媒體周一報(bào)道，由于歐洲已開(kāi)始實(shí)施冬令時(shí)，而蘋(píng)果iPhone手機(jī)操作系統(tǒng)的一處漏洞導(dǎo)致手機(jī)鬧鐘推遲一個(gè)小時(shí)。iPhone的普通時(shí)鐘可以自動(dòng)應(yīng)對(duì)冬令時(shí)，將時(shí)間自動(dòng)后調(diào)一個(gè)小時(shí)。但鬧鐘卻不

基于WM8994設(shè)計(jì)智能手機(jī)的訣竅

　　如今，智能手機(jī)中以應(yīng)用為中心的設(shè)計(jì)已經(jīng)成為主流趨勢(shì)，同時(shí)這類(lèi)設(shè)計(jì)中的外設(shè)功能如各種調(diào)制解調(diào)器已經(jīng)被卸載到各種獨(dú)立的芯片組中。導(dǎo)致這種結(jié)果的原因有許多，一部分是由于激烈的市場(chǎng)競(jìng)爭(zhēng)所致，包括那種希望通

基于WM8994設(shè)計(jì)智能手機(jī)的訣竅

基于WM8994設(shè)計(jì)智能手機(jī)的訣竅

怎樣降低IC的功耗

　　在許多設(shè)計(jì)中，功耗已經(jīng)變成一項(xiàng)關(guān)鍵的參數(shù)。在高性能設(shè)計(jì)中，超過(guò)臨界點(diǎn)溫度而產(chǎn)生的過(guò)多功耗會(huì)削弱可靠性。在芯片上表現(xiàn)為電壓下降，由于片上邏輯不再是理想電壓條件下運(yùn)行的那樣，功耗甚至?xí)绊憰r(shí)序。為了處