1. 簡介

AHB總線規(guī)范是AMBA總線規(guī)范的一部分，AMBA總線規(guī)范是ARM公司提出的總線規(guī)范，被大多數(shù)SoC設計采用，它規(guī)定了AHB (Advanced High-performance Bus)、ASB (Advanced System Bus)、APB (Advanced Peripheral Bus)。AHB用于高性能、高時鐘頻率的系統(tǒng)結(jié)構(gòu)，典型的應用如ARM核與系統(tǒng)內(nèi)部的高速RAM、NAND FLASH、DMA、Bridge的連接。APB用于連接外部設備，對性能要求不高，而考慮低功耗問題。ASB是AHB的一種替代方案。

1.1 AHB總線的架構(gòu)

AHB總線的強大之處在于它可以將微控制器(CPU)、高帶寬的片上RAM、高帶寬的外部存儲器接口、DMA總線master、各種擁有AHB接口的控制器等等連接起來構(gòu)成一個獨立的完整的SOC系統(tǒng)，不僅如此，還可以通過AHB-APB橋來連接APB總線系統(tǒng)。AHB可以成為一個完整獨立的SOC芯片的骨架。

下圖是一個典型的AHB系統(tǒng)總線的結(jié)構(gòu)示意圖

1.2 AHB基本特性

Burst傳輸

Split事務處理

單周期master移交

單一時鐘沿操作

無三態(tài)

更寬的數(shù)據(jù)總線配置(64/128)

流水線操作

可支持多個總線主設備(最多16個)

2. AHB總線的組成

AHB總線由Master、Slave和Infrastructure構(gòu)成。Infrastructure由arbiter、數(shù)據(jù)多路、地址控制多路、譯碼器構(gòu)成。

主設備Master

發(fā)起一次讀/寫操作

某一時刻只允許一個主設備使用總線

從設備Slave

響應一次讀/寫操作

通過地址映射來選擇使用哪一個從設備

仲裁器arbiter

允許某一個主設備控制總線

譯碼器decoder

通過地址譯碼決定選擇哪一個從設備

總線可以分為三組

寫數(shù)據(jù)總線(HWDATA)

讀數(shù)據(jù)總線(HRDATA)

地址控制總線(HADDR)

3. 信號描述

AHB仲裁信號

4. 總線操作

有需要占用總線的Master向arbiter發(fā)出請求，arbiter授權(quán)給指定的master。任一時間周期只有一個master可以接入總線，對其指定的slave進行讀寫操作。

獲得授權(quán)的總線開始AHB傳輸，首先發(fā)出地址和控制信號，提供地址信息、傳輸方向、帶寬和burst類型?？偩€統(tǒng)一規(guī)劃slave的地址，譯碼器根據(jù)地址和控制信號確定哪個slave與master進行數(shù)據(jù)通信。數(shù)據(jù)傳輸通過數(shù)據(jù)總線完成。為避免出現(xiàn)三態(tài)總線，AHB將讀寫總線分開，寫數(shù)據(jù)總線用于從master到slave的數(shù)據(jù)傳輸，讀數(shù)據(jù)總線用于從slave到master的數(shù)據(jù)傳輸。每筆傳輸包括一個地址和控制周期，一個或多個數(shù)據(jù)周期。地址和控制周期不能被擴展，因此slave必須在一個周期內(nèi)采樣地址信號。數(shù)據(jù)周期可以通過HREADY信號擴展，但HREADY為低時給傳輸加入一個等待狀態(tài)以使slave獲得額外的時間來提供或采樣數(shù)據(jù)，另外slave通過響應信號HRESP反映傳輸狀態(tài)。

一般情況下master完成完整的burst傳輸，arbiter才會授權(quán)給其他的master接入總線，然而為避免過大的判決延遲，arbiter也可能打斷burst傳輸。在這種情況下master必須再次接入總線以進行中斷的burst剩余部分的傳輸。

5. 基本傳輸

一筆傳輸由如下兩部分組成：

地址階段：一個周期

數(shù)據(jù)階段：一個或多個周期，由HBURST信號決定需要幾個有效周期，可以由HREADY發(fā)出請求延長一個周期。

5.1 沒有等待狀態(tài)的single transfer

第一個周期的上升沿，master驅(qū)動地址和控制信號;

第二個周期的上升沿，slave采樣地址和控制信號，并將HREADY拉高;

如果是寫操作，master會在第二個周期的上升沿傳輸要寫入的數(shù)據(jù);

如果是讀操作，slave會在HREADY信號拉高后將讀取的數(shù)據(jù)寫入總線;

第三個周期的上升沿，

如果是寫操作，master獲取HREADY高信號，表明slave已成功接收數(shù)據(jù)，操作成功;

如果是讀操作，master獲取HREADY高信號，表明此時的讀數(shù)據(jù)有效并且接收下來，操作成功。

需要注意，HREADY信號在數(shù)據(jù)有效期間必須為高，并且延續(xù)到第三個周期的上升沿之后，確保master的正確采樣。

5.2 slave插入等待狀態(tài)的single transfer

slave可以及時處理master請求，但也可能存在slave太慢不能立即處理的情況。這時需要讓master稍微等一等，需要slave插入一些等待的狀態(tài)。如下圖所示，HREADY信號在第二和第三周期拉低，意在告訴master，slave不能立即處理，需要master等待2個周期。在這里需要注意2點：

如果是寫操作，master需要在等待期間保持寫數(shù)據(jù)不變，直到本次傳輸完成;

如果是讀操作，slave不需要一開始就給出數(shù)據(jù)，僅當HREADY拉高后才給出有效數(shù)據(jù)。

5.3 多個single transfer的pipeline操作

擴展數(shù)據(jù)周期的一個負效應是必需延長相應的下一筆傳輸?shù)牡刂分芷?。A和C為零等待傳輸，B加入了一個等待周期，因此相應的C地址周期要進行擴展。

第一個周期，master發(fā)起一個操作A，并驅(qū)動地址和控制信號;

第二個周期，slave收到了來自總線的請求，將HREADY信號拉高;

第二個周期上升沿后，master發(fā)現(xiàn)有操作B需要執(zhí)行，并且檢查到上一周期的HREADY為高，則發(fā)起第二個操作B;

第三個周期，master獲取HREADY信號為高，表示操作A已經(jīng)完成;

第三個周期上升沿后，master發(fā)現(xiàn)有操作C需要執(zhí)行，并且檢查到上一周期的HREADY為高，則發(fā)起第三個操作C;

第三個周期上升沿后，slave由于繁忙插入了一個等待狀態(tài)，將HREADY拉低;

第四個周期，master獲取HREADY信號為低，知道slave希望等待，于是master保持和上一拍一樣的信號;

第四個周期，slave處理完了事務，將HREADY信號拉高，表示可以繼續(xù)處理;

第五個周期，master獲取HREADY信號為高，知道slave已經(jīng)可以處理B操作;

第五個周期上升沿后，B操作完成;

第六個周期上升沿后，C操作完成。

需要注意幾點：

HREADY在一定程度上表示了slave的pipeline能力，在AHB中是2個pipe，也就是總線上最多存在2個未處理完的transfer。只有當總線上未完成的transfer少于2個時，master才能發(fā)起操作。

5.4 遞增burst

T1，master傳入地址和控制信號，因為是新的burst開始，transfer的類型是NONSEQ;

T2，由于master不能在第二個周期里處理第二拍，所以master使用BUSY transfer來為自己延長一個周期的時間。注意，雖然是延長了一個周期，但是master需要給出第二個transfer的地址和控制信號;

T3，slave采集到了master發(fā)來的BUSY，知道m(xù)aster需要等待一拍，所以slave會忽略這個BUSY transfer;

T3，master發(fā)起了第二個transfer，因為是同一個burst的第二個transfer，所以transfer的類型是SEQ;

T5，slave將HREADY信號拉低，告訴master需要等待一個周期;

T8時刻完成最后一個transfer。

需要注意的 雖然slave會忽略掉BUSY transfer，但是master也需要給出下一拍的地址和控制信號。

5.5 wrapping 4-beat burst

跟之前唯一的區(qū)別在于地址的不同，在0x3C地址之后，根據(jù)回環(huán)的地址邊界，第三拍的地址變?yōu)?x30。一共四拍，4個地址，每個地址各不相同，這四個地址是一個回環(huán)范圍。起始地址決定了回環(huán)操作的回環(huán)范圍。

5.6 遞增4拍burst

和上面的基本一致，只不過地址在0x30并不回環(huán)，而是遞增。

6.控制信號

• Burst傳輸類型

       burst不能超過1K地址邊界。

響應信號

master發(fā)起一筆傳輸后，slave可以決定這筆傳輸?shù)倪M程，而master不能取消已經(jīng)發(fā)出的傳輸。slave通過HREADY信號反映傳輸是否完成，通過HRESP[1:0]反映傳輸?shù)臓顟B(tài)。

slave可以如下方式完成一筆傳輸：

立即完成一筆傳輸;

延遲一個或幾個周期完成傳輸;

傳輸失敗返回error;

延遲傳輸，釋放總線。

傳輸完成HREADY

為高時傳輸完成，為低時傳輸需要延遲。

傳輸響應HRESP[1:0]

00: OKAY

01: ERROR

10: RETRY

傳輸未完成，請求主設備重新開始一個傳輸，arbiter會繼續(xù)使用通常的優(yōu)先級

11: SPLIT

傳輸未完成，請求主設備分離一次傳輸，arbiter會調(diào)整優(yōu)先級方案以便其他請求總線的主設備可以訪問總線

地址譯碼

地址譯碼器用于為總線上每個slave提供選擇信號HSELx，選擇信號是通過組合邏輯對地址碼譯碼產(chǎn)生的。只有當前的數(shù)據(jù)傳輸完成后(HREADY為高)，slave才會采樣地址和控制信號以及HSELx。在一定條件下可能會出現(xiàn)這樣的情況：產(chǎn)生HSELx信號而HREADY為低，在當前傳輸后slave會改變。

每個slave最小的地址空間為1KB，所有的master的burst傳輸上限也是1KB，如此設計保證了不會出現(xiàn)地址越界問題。當一個設計不會用到所有的地址空間時，可能出現(xiàn)訪問到一個不存在的地址的情況，這就需要增加一個附加的默認slave來為上面的情況提供一個響應。當SEQ或NONSEQ傳輸訪問到一個不存在的地址，默認slave應該提供ERROR響應;當IDLE或BUSY傳輸訪問到一個不存在的地址，默認slave會響應OKAY。地址譯碼器會帶有實現(xiàn)默認slave的功能。

仲裁

仲裁機制保證了任意時刻只有一個master可以接入總線。arbiter決定哪個發(fā)出接入請求的master可以接入總線，這通過優(yōu)先級算法實現(xiàn)。AHB規(guī)范并沒有給出優(yōu)先級算法，設計者需要根據(jù)具體的系統(tǒng)要求定義。一般情況下arbiter不會中斷一個burst傳輸，將總線接入權(quán)讓給其他master。當然未定義長度的burst傳輸是可以打斷的，這要看優(yōu)先級算法是如何規(guī)定的。如果一筆burst被打斷，master再度獲得接入權(quán)限時，會傳遞剩余的部分。如一筆長度為INCR8的傳輸在傳遞3 beat后被打斷，master再次獲得接入授權(quán)后，會繼續(xù)傳輸剩余的5 beat，剩余部分可以由一個SINGLE和一個INCR4組成，或者一個INCR。

HBUSREQx：master向arbiter發(fā)出接入請求的信號。

HLOCKx：指示是否要進行不可中斷的傳輸，這一信號與HBUSREQx同時由master向arbiter發(fā)出。

HGRANTx：arbiter產(chǎn)生指示master獲得授權(quán)，當HGRANTx信號為高同時HREADY為高時，master可以向總線傳輸?shù)刂沸盘枴?/p>

HMASTER[3:0]：arbiter產(chǎn)生指示哪個master獲得授權(quán)，這一信號用于地址控制多路來選擇哪個master接入總線。

HMASTERLOCK：arbiter產(chǎn)生指示當前傳輸是否為鎖定序列傳輸。

HSPLIT：供支持SPLIT傳輸使用。