具有40年研究經(jīng)驗(yàn)的國(guó)際大師Eric Bogatin給出的：100條使信號(hào)完整性問(wèn)題最小化的通用設(shè)計(jì)原則

No.1 網(wǎng)絡(luò)信號(hào)質(zhì)量問(wèn)題最小化

策略---保持信號(hào)在整個(gè)路徑中感受到的瞬態(tài)阻抗不變。

設(shè)計(jì)原則：

1. 使用可控之阻抗布線。

2. 理想情況下，所有的信號(hào)應(yīng)使用低電平平面作為參考平面。

3. 若使用不同的電壓平面作為信號(hào)的參考平面，則這些平面之間必須是緊耦合。為此，用最薄的介質(zhì)材料將不同的電壓平面隔開，幷使用多個(gè)傳感量小的去耦合電容。

4. 使用2D場(chǎng)求解工具計(jì)算給定特性阻抗的疊層設(shè)計(jì)規(guī)則，其中包括阻焊層和布線厚度的影響。

5. 在點(diǎn)到點(diǎn)的拓?fù)浣Y(jié)構(gòu)中，無(wú)論單向還是雙向，都要使用串聯(lián)端接策略。

6. 在多點(diǎn)總線中要端接總線上的所有節(jié)點(diǎn)。

7. 保持樁線的時(shí)延小于最快信號(hào)的上升時(shí)間的20%。

8. 終端電阻應(yīng)盡可能接近封裝焊盤。

9. 如果10pF電容的影響不要緊，就不用擔(dān)心拐點(diǎn)的影響。

10. 每個(gè)信號(hào)都必須有返回路徑，它位于信號(hào)路徑的下方，其寬度至少是信號(hào)線寬的三倍。

11. 即使信號(hào)路徑布線繞道進(jìn)行，也不要跨越返回路徑上的突變處。

12. 避免在信號(hào)路徑中使用電氣性能變化的布線。

13. 保持非均勻區(qū)域盡量短。

14. 在上升時(shí)間小于1 ns的系統(tǒng)中，不要使用軸向引腳電阻，應(yīng)使用SMT電阻幷使其回路電感最少。

15. 當(dāng)上升時(shí)間小于150 ps時(shí)，盡量減小終端SMT電阻的回路電感，或者采用集成電阻以及嵌入式電阻。

16. 過(guò)孔通常呈現(xiàn)容性，減少捕獲焊盤和增加反焊盤出砂孔的直徑可以減少過(guò)孔的影響。

17. 可以考慮給低成本線接頭的焊盤添加一個(gè)小電容來(lái)補(bǔ)償它的高電感。

18. 在布線時(shí)，使所有差分對(duì)的差分阻抗為一常量。

19. 在差分對(duì)中盡量避免不對(duì)稱性，所有布線都應(yīng)該如此。

20. 如果差分對(duì)中的線距發(fā)生改變，也應(yīng)該調(diào)整線寬來(lái)保持差分阻抗不變。

21. 如果在差分對(duì)的一根線上添加一根時(shí)延線，則應(yīng)添加到布線的起始端附近，幷且要將這一區(qū)域內(nèi)的線條間進(jìn)行去耦合。

22. 只要能保持差分阻抗不變，我們可以改變差分對(duì)的耦合狀態(tài)。

23. 一般來(lái)說(shuō)，在實(shí)際中應(yīng)盡量使差分對(duì)緊耦合。

24. 在決定到底采用邊緣耦合差分還是側(cè)向耦合差分對(duì)時(shí)，應(yīng)考慮布線的密度 電路板的厚度等制約條件，以及銷售廠家對(duì)疊層厚度的控制能力。如果做得比較好，他們是等效的。

25. 對(duì)于所有板級(jí)差分對(duì)，平面上存在很大的返回電流，所以要盡量避免返回路徑中的所有突變。如果有突變，對(duì)差分對(duì)中的每條線要做同樣的處理。

26. 如果接收器的共模抑制比很低，就要考慮端接共模信號(hào)。端接共模信號(hào)幷不能消除共模信號(hào)，只是減少振鈴。

27. 如果損耗很重要，應(yīng)盡量用寬的信號(hào)線，不要使用小于5mil的布線。

28. 如果損耗很重要，應(yīng)使布線盡量短。

29. 如果損耗很重要，盡量做到使容性突變最小化。

30. 如果損耗很重要，實(shí)際信號(hào)過(guò)孔使其具有50 ohm的阻抗，這樣做意味著可以盡可能減少桶壁尺寸 減小捕獲焊盤尺寸 增加反焊盤出砂孔德尺寸。

31. 如果損耗很重要，盡可能使用低損耗因子的疊層。

32. 如果損耗很重要，考慮采用預(yù)加重合均衡化措施。

No.2串?dāng)_最小化

策略---減少信號(hào)路徑和返回路徑間的互容和互感。

設(shè)計(jì)原則：

33. 對(duì)于微帶線或帶狀線來(lái)說(shuō)，保持相鄰信號(hào)路徑的間距至少為線寬的2倍。

34. 使返回路徑中的信號(hào)可能經(jīng)過(guò)的突變最小化。

35. 如果在返回路徑中必須跨越間隙，則只能使用差分對(duì)。決不能用離得很近的單端信號(hào)布線跨越間隙。

36. 對(duì)于表面線條來(lái)說(shuō)，使耦合長(zhǎng)度盡可能短，幷使用厚的阻焊層來(lái)減少遠(yuǎn)程串?dāng)_。

37. 若遠(yuǎn)程串?dāng)_很嚴(yán)重，在表面線條上添加一層厚的疊層，使其成為嵌入式微帶線。

38. 對(duì)于遠(yuǎn)程串?dāng)_很嚴(yán)重的耦合長(zhǎng)度很長(zhǎng)的傳輸線，采用帶狀線布線。

39. 若不能使耦合長(zhǎng)度短于飽和長(zhǎng)度，則不用考慮減少耦合長(zhǎng)度，因?yàn)闇p少耦合長(zhǎng)度對(duì)于近端串?dāng)_沒(méi)有任何改善。

40. 盡可能使用介電常數(shù)最低的疊層介質(zhì)材料，這樣做可以在給定特性阻抗的情況下，使得信號(hào)路徑與返回路徑間的介質(zhì)厚度保持最小。

41. 在緊耦合微帶線總線中，使線間距至少在線寬的2倍以上，或者把對(duì)時(shí)序敏感的信號(hào)線布成帶狀線，這樣可以減少確定性抖動(dòng)。

42. 若要求隔離度超過(guò)-60dB，應(yīng)使用帶有防護(hù)布線的帶狀線。

43. 一般使用2D場(chǎng)求解工具來(lái)估計(jì)是否需要使用防護(hù)布線。

44. 若使用防護(hù)布線，盡量使其達(dá)到滿足要求的寬度，幷用過(guò)孔使防護(hù)線與返回路徑短接。如果允許，可以沿著防護(hù)線增加一些短接過(guò)孔，這些過(guò)孔幷不像兩端的過(guò)孔那樣重要，但有一定改善。

45. 使封裝或接插件的返回路徑盡量短，這樣可以減小地彈。

46. 使用片級(jí)封裝而不使用更大的封裝。

47. 使電源平面和返回平面盡量接近，可減少電源返回路徑的地彈噪聲。

48. 使信號(hào)路徑與返回路徑盡量接近，幷同時(shí)與系統(tǒng)阻抗相匹配，可以減少信號(hào)路徑中的地彈。

49. 避免在接插件和封裝中使用公用返回路徑。

50. 當(dāng)在封裝或線接頭中分配引線時(shí)，應(yīng)把最短的引線作為地路徑，并使電源引線和地引線均勻分布在信號(hào)線的周圍，或者使其盡量接近載有大量開關(guān)電流的信號(hào)線。

51. 所有空引線或引腳都應(yīng)接地。

52. 如果每個(gè)電阻都沒(méi)有獨(dú)立的返回路徑，應(yīng)避免使用單列直插封裝電阻排。

53. 檢查鍍層以確認(rèn)阻焊盤在過(guò)孔面上不存在交疊;在電源和地平面對(duì)應(yīng)的出砂孔之間都留有足夠的空間。

54. 如果信號(hào)改變參考平面，則參考平面應(yīng)盡量靠近信號(hào)平面。如果使用去耦電容器來(lái)減少返回路徑的阻抗，它的電容器幷不時(shí)最重要的，應(yīng)選取和設(shè)計(jì)具有最低回路電感的電容才是關(guān)鍵。

55. 如果有大量信號(hào)線切換參考平面，就要使這些信號(hào)線的過(guò)孔彼此之間盡量遠(yuǎn)離，而不是使其集中在同一地方。

56. 如果有信號(hào)切換參考平面，幷且這些平面間具有相同電壓，則盡量將信號(hào)線過(guò)孔與返回路徑過(guò)孔數(shù)量放置在一起。

No.3減小軌道塌陷

策略---減小電源分配網(wǎng)絡(luò)的阻抗。

設(shè)計(jì)原則：

57. 減小電源和地路徑間的回路電感。

58. 使電源平面和地平面相鄰幷盡量靠近。

59. 在平面間使用介電常數(shù)盡量高的介質(zhì)材料使平面間的阻抗最低。

60. 盡量使用多個(gè)成對(duì)的電源平面和地平面。

61. 使同向電流相隔盡量遠(yuǎn)，而反向電流相隔盡量近。

62. 在實(shí)際應(yīng)用中，使電源過(guò)孔和地平面過(guò)孔盡量靠近。要使它們的間隔至少與過(guò)孔的長(zhǎng)度相當(dāng)。

63. 應(yīng)將電源平面與地平面盡可能靠近去耦電容所在的表面處。

64. 對(duì)相同的電源或地焊盤使用多個(gè)過(guò)孔，但要使過(guò)孔間距盡量遠(yuǎn)。

65. 在電源平面或地平面上布線時(shí)，應(yīng)使過(guò)孔的直徑盡量大。

66. 在電源焊盤和地焊盤上使用雙鍵合線可以減少鍵合線的回路電感。

67. 從芯片內(nèi)部引出盡可能多的電源和地引線。

68. 在芯片封裝時(shí)引出盡可能多的電源和地引腳。

69. 使用盡可能短的片內(nèi)互聯(lián)方法，例如倒裝芯片而不是鍵合線。

70. 封裝的引線盡可能短，例如應(yīng)使用片級(jí)封裝而不是QFP封裝。

71. 使去耦電容焊盤間的布線和過(guò)孔盡可能地短和寬。

72. 在低頻時(shí)使用一定量的去耦電容來(lái)代替穩(wěn)壓器件。

73. 在高頻時(shí)使用一定量的去耦電容來(lái)抵消等效電感。

74. 使用盡可能小的去耦電容，幷盡量減小電容焊盤上與電源和地平面相連的互連線的長(zhǎng)度。

75. 在片子上使用盡可能多的去耦電容。

76. 在封裝中應(yīng)使用盡可能多的低電感去耦電容。

77. 在I/O接口設(shè)計(jì)中使用差分對(duì)。

No.4減小電磁干擾(EMI)

策略---減小驅(qū)動(dòng)共模電流的電壓;增加共模電流路徑的阻抗;屏蔽濾波是解決問(wèn)題的快速方案。

設(shè)計(jì)原則：

78. 減小地彈。

79. 使所有布線與板子邊緣的距離應(yīng)至少為線寬的5倍。

80. 采用帶狀布線。

81. 應(yīng)將告訴或大電流器件放在離I/O接口盡可能遠(yuǎn)的地方。

82. 在芯片附近放置去耦電容來(lái)減小平面中高頻電流分量的擴(kuò)頻效應(yīng)。

83. 使電源平面和地平面相鄰幷盡可能接近。

84. 盡可能使用更多的電源平面和地平面。

85. 當(dāng)使用多個(gè)電源平面和地平面對(duì)時(shí)，在電源平面中修凹壁幷在地平面的邊沿處打斷接過(guò)孔。

86. 盡量將地平面作為表面層。

87. 了解所有封裝的諧振頻率，當(dāng)它與時(shí)鐘頻率的諧波發(fā)生重疊時(shí)就要改變封裝的幾何結(jié)構(gòu)。

88. 在封裝中避免信號(hào)在不同電壓平面的切換，因?yàn)檫@會(huì)產(chǎn)生封裝諧振。

89. 在封裝中可能出現(xiàn)諧振，就在它的外部加上鐵氧體濾波薄片。

90. 在差分對(duì)中，減少布線的不對(duì)稱性。

91. 在所有的差分對(duì)接頭處使用共模信號(hào)扼流濾波器。

92. 在所有外部電纜周圍使用共模信號(hào)扼流濾波器。

93. 選出所有的I/O線，在時(shí)序預(yù)算要求內(nèi)使用上升時(shí)間最少的信號(hào)。

94. 使用擴(kuò)頻時(shí)鐘發(fā)生器在較寬的頻率范圍內(nèi)產(chǎn)生諧波，幷在FFC測(cè)試的帶寬范圍內(nèi)減少輻射能量。

95. 當(dāng)連接屏蔽電纜時(shí)，保持屏蔽層與外殼良好接觸。

96. 減少屏蔽電纜接頭至外殼的電感。在電纜和外殼屏蔽層之間使用同軸接頭。

97. 設(shè)備支座不能破壞外殼的完整性。

98. 只在互連時(shí)才能破壞外殼的完整性。

99. 使開孔的直徑遠(yuǎn)小于可能泄露的最低頻率輻射的波長(zhǎng)。使用數(shù)量多而直徑小的開孔比數(shù)量少而直徑大的開孔要好。

100. 導(dǎo)致產(chǎn)品交期Delay就是最昂貴的規(guī)則。

Eric Bogatin，于1976年獲麻省理工大學(xué)物理學(xué)士學(xué)位，并于1980年獲亞利桑那大學(xué)物理碩士和博士學(xué)位。目前是GigaTest實(shí)驗(yàn)室的首席技術(shù)主管。多年來(lái)，他在信號(hào)完整性領(lǐng)域，包括基本原理、測(cè)量技術(shù)和分析工具等方面舉辦過(guò)許多短期課程，培訓(xùn)過(guò)4000多工程師，在信號(hào)完整性、互連設(shè)計(jì)、封裝技術(shù)等領(lǐng)域已經(jīng)發(fā)表了100多篇技術(shù)論文、專欄文章和專著。