致力于開(kāi)發(fā)低功耗CMOS技術(shù)的公司SuVolta日前發(fā)布了一項(xiàng)旨在展示其DDC(深度耗盡通道，Deeply Depleted Channel™)技術(shù)在性能和功耗方面優(yōu)勢(shì)的測(cè)試結(jié)果。該結(jié)果來(lái)自于采用SuVoltaPowerShrink™低功耗CMOS平臺(tái)設(shè)計(jì)、并由富士通半導(dǎo)體有限公司的65納米低功耗工藝制造的模擬及數(shù)字電路。SuVolta與富士通半導(dǎo)體在12月10日舊金山開(kāi)幕的IEDM會(huì)議上發(fā)表的文章中將公布這項(xiàng)成果。

富士通半導(dǎo)體有限公司的高級(jí)執(zhí)行副總裁HaruyoshiYagi博士指出：“IEDM文章的結(jié)果證實(shí)，富士通半導(dǎo)體基于DDC的工藝提供了65納米或55納米工藝所能達(dá)到的性能與功耗的最佳組合。DDC技術(shù)與富士通半導(dǎo)體低功耗工藝的集成實(shí)現(xiàn)我們的全部預(yù)期。基于DDC的技術(shù)將于2013上半年在55納米工藝實(shí)現(xiàn)商品化。”

兩家公司對(duì)分別采用富士通半導(dǎo)體的標(biāo)準(zhǔn)工藝和DDC技術(shù)制造的相同電路進(jìn)行了比較。除了其他優(yōu)勢(shì)，DDC技術(shù)將1.2V工作電壓、相同功耗下的數(shù)字電路性能提高了大約30%。如果將工作電壓降到0.9V，同等性能下DDC技術(shù)則可將功耗降低47%。DDC在功耗和性能上的提高得益于全域以及局部閾值電壓波動(dòng)減小、基體效應(yīng)提高以及有效電流(IEFF)提高等器件參數(shù)方面的優(yōu)勢(shì)。

富士通半導(dǎo)體是SuVolta DDC技術(shù)的首家授權(quán)用戶(hù)。自從2011年6月宣布合作以來(lái)，兩家公司在65納米和55納米節(jié)點(diǎn)上共同開(kāi)發(fā)DDC技術(shù)，并于2011年的IEDM會(huì)議上介紹了通過(guò)DDC技術(shù)與富士通半導(dǎo)體的低功耗工藝集成而實(shí)現(xiàn)的SRAM模塊在0.425V低工作電壓下的低功耗運(yùn)行。在今年的IEDM會(huì)議上，SuVolta展示的電路結(jié)果顯示，DDC技術(shù)可帶來(lái)更高速或更低功耗的運(yùn)行(取決于設(shè)計(jì)需求)。具體優(yōu)勢(shì)包括：

相同工作頻率下環(huán)型振蕩器的動(dòng)態(tài)功耗降低近50%，相同功耗下性能則可以提高約30% 全域閾值電壓(VT)波動(dòng)減小一個(gè)標(biāo)準(zhǔn)偏差 低電源電壓(VDD)下有效電流(IEFF)最高可增大80% 適當(dāng)偏壓可緊縮邊角設(shè)計(jì) 跨導(dǎo)運(yùn)算放大器(OTA)電路增益即便在低工作電壓下也有12dB的提升 全域以及局部鏡像電源匹配都得到了提高

SuVolta公司總裁兼首席執(zhí)行官Bruce McWilliams博士表示：“采用基于DDC技術(shù)的富士通半導(dǎo)體55納米工藝制造的產(chǎn)品將很快面世，我們對(duì)此感到非常高興。通過(guò)顯著提升性能和高達(dá)50%的功耗降低，SuVolta公司正為業(yè)界提供一項(xiàng)靈活而低成本的器件技術(shù)選擇，從而延續(xù)CMOS技術(shù)的優(yōu)勢(shì)。”

2012年國(guó)際電子器件會(huì)議(IEDM)將于12月10日至12日在加利福尼亞州舊金山市的聯(lián)合廣場(chǎng)希爾頓酒店召開(kāi)。SuVolta與富士通半導(dǎo)體合作的“一種增強(qiáng)數(shù)字與模擬電路功耗/性能的高集成65nm系統(tǒng)級(jí)芯片工藝(A Highly Integrated 65nm SoC Process with Enhanced Power/Performance of Digital and Analog Circuits)”一文將于12月11日(星期二)在會(huì)期14.4時(shí)段進(jìn)行演講。