在過去的5年里，中國的IC設(shè)計業(yè)迅速發(fā)展，加速跟進(jìn)國際IC設(shè)計業(yè)步伐。我們注意到，業(yè)界早期重點關(guān)注低功耗設(shè)計解決方法，目前擴展到模擬和數(shù)字混合信號設(shè)計集成方法，同時進(jìn)一步關(guān)注20nm以及小于20nm先進(jìn)節(jié)點的高性能IC設(shè)計與FinFET、3D IC相關(guān)的先進(jìn)技術(shù)。Cadence也持續(xù)關(guān)注中國電子產(chǎn)品市場的發(fā)展，致力于完善EDA工具，為業(yè)界提供從系統(tǒng)設(shè)計驗證、芯片實現(xiàn)到三維封裝以及PCB板級的一整套方案。今年6月，Cadence與TSMC合作生產(chǎn)出第一顆3D IC實驗芯片。10月份Cadence與IBM合作，基于IBM 14nm并使用IBM的FinFET工藝技術(shù)設(shè)計實現(xiàn)了第一顆ARM Cortex-M0處理器。

同時，Cadence也在持續(xù)不斷地鞏固、開發(fā)和擴展并提供涵蓋數(shù)字、模擬、混合信號的完整的設(shè)計方案，包括從電路快速仿真、加速仿真、全芯片中的數(shù)模模塊建模方法等。而隨著先進(jìn)工藝20nm時代的到來，Cadence在以ADE為主的條件下，將繼續(xù)推廣“模擬設(shè)計約束”的新方法以減小設(shè)計失誤;繼續(xù)加強PDK的功能以提高設(shè)計效率;繼續(xù)提供DFM的制造和設(shè)計工具以增加產(chǎn)品額度。目前，Cadence以QRC、PVS和DFM為主的若干工具已經(jīng)經(jīng)過產(chǎn)品驗證并成為代工廠20nm設(shè)計的首選。

此外，隨著越來越多SoC芯片設(shè)計的需要，更多IP模塊的集成，設(shè)計者需要解決3個重要問題：一是系統(tǒng)化的仿真和驗證方案，二是軟硬件協(xié)同加速仿真和驗證方案，三是這種先進(jìn)的仿真和驗證方案能使得設(shè)計在早期發(fā)現(xiàn)問題、解決問題，保障設(shè)計盡快收斂，并進(jìn)入物理設(shè)計階段。Cadence在成熟軟硬件同步仿真和驗證系統(tǒng)工具的基礎(chǔ)上，近年來已經(jīng)開發(fā)出系統(tǒng)開發(fā)套件(SDS)，提供用于早期系統(tǒng)軟件開發(fā)的虛擬系統(tǒng)開發(fā)平臺(VSP)、SoC設(shè)計硬件驗證平臺(IVP)、軟硬件系統(tǒng)驗證平臺(VCP)和軟硬件系統(tǒng)確認(rèn)平臺(RPP)的完整套件。

盡管中國IC設(shè)計業(yè)發(fā)展較快，但有不少產(chǎn)品重復(fù)，欠缺原創(chuàng)性，從而導(dǎo)致更多地購買IP來進(jìn)行集成。由于歷史發(fā)展的原因，國內(nèi)企業(yè)的大多工程師是“跳躍式”地進(jìn)入了先進(jìn)設(shè)計的行業(yè)和復(fù)雜的技術(shù)隊伍中，在短期工程實踐過程中，缺失了很多基礎(chǔ)練習(xí)和精煉提高的機會。好在近年來更多先進(jìn)工藝的發(fā)展和設(shè)計的引進(jìn)，給予了工程師提高的機會和檢驗的平臺。工程師要在與工藝相關(guān)的基礎(chǔ)半導(dǎo)體和物理知識方面加強學(xué)習(xí)實踐，開發(fā)20nm工藝以下的設(shè)計庫和設(shè)計方法，解決GHz的時序和時鐘設(shè)計問題，在從系統(tǒng)到芯片的設(shè)計全過程降低功耗和面積。企業(yè)需要規(guī)劃要求，工程師需要專業(yè)提高，從而在設(shè)計細(xì)節(jié)和提升性能方面做得更好。