賽靈思Virtex-7SSI技術(shù)
賽靈思(Xilinx)以堆疊式矽晶封裝互連技術(shù)(Stacked Silicon Interconnect Technology, SSIT)為基礎(chǔ)，推出現(xiàn)場(chǎng)可程式邏輯閘陣列(FPGA)系列--Virtex-7 2000。過(guò)去一年半，賽靈思不斷主打其各種不同F(xiàn)PGA處理器頻寬及低耗電量的效能表現(xiàn)。

Virtex-7 2000T模組封裝外表大小約為45×45平方毫米(mm2)的一千兩百球柵陣列封裝(Ball Grid Array, BGA)。一個(gè)以65奈米(nm)互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)設(shè)計(jì)規(guī)則構(gòu)想出的三維(3D)被動(dòng)矽中介層，以覆晶(Flip-chip)技術(shù)放置在有機(jī)BGA基板上，再以熱回流焊接(Thermal Solder Reflow)固定。

這個(gè)3D中介層共包含四層厚達(dá)100微米(μm)的平面金屬層，三層為有顆粒花紋的銅及一層鋁，以銅完全覆蓋直徑約10～12微米的導(dǎo)通孔，預(yù)估中介層的大小大概接近10平方公分。在中介層之上是俗稱為“切片(Slices)”的28奈米CMOS，包含可替換的數(shù)位訊號(hào)處理器(DSP)、記憶體、可程式邏輯列，以及串列器/解串列器( SerDes)介面區(qū)塊，預(yù)估每片的表面區(qū)域大概是200平方毫米，為異質(zhì)整合的形式，意即將各種不同功能的積體電路(IC)組裝于同一個(gè)基板上。

Virtex-7 2000T采用的是矽基板，以覆晶技術(shù)將IC與中介層貼合，在兩個(gè)連續(xù)凸塊間，以最小為45毫米的高度覆合銅錫合金微凸塊，再以高度精密的熱壓焊進(jìn)行焊接制程。如同其他較大型的晶片一樣，Virtex-7 2000也須在封裝的最上方覆上散熱片(圖1)。 

圖1 Virtex-7 2000T跨部分及整個(gè)模組的概要圖示

中介層生產(chǎn)成本居高不下

Yole Developpement預(yù)測(cè)此一中介層的量產(chǎn)良率達(dá)95%，而組裝良率高達(dá)99%；通常組裝良率都比較高，但Yole分析良率時(shí)也已將整個(gè)模組的復(fù)雜性及五個(gè)高精密覆晶的焊接步驟列入考量。Yole預(yù)測(cè)生產(chǎn)此一矽中介層的代工廠是已折舊的CMOS 65奈米制程工廠，也就是臺(tái)積電七廠。

Yole Developpement不認(rèn)為臺(tái)積電在2012年會(huì)生產(chǎn)超過(guò)一萬(wàn)片直徑300毫米的中介層晶圓，預(yù)計(jì)矽穿孔(Through Silicon Via, TSV)相關(guān)的制造設(shè)備將無(wú)法攤銷，但重分布層(Redistribution Layer)則可隨著設(shè)備的折舊而完成攤提。矽穿孔相關(guān)的設(shè)備包含通孔蝕刻制程用的深反應(yīng)離子蝕刻(Deep Reactive Ion Etching, DRIE)、填滿通孔之鍍銅制程、晶圓鍵合與剝離、矽穿孔露出作業(yè)之晶圓薄化。

Yole Developpement以矽穿孔成本計(jì)算工具及成本模型來(lái)推測(cè)矽中介層的生產(chǎn)成本，在2012年平均每片中介層晶圓的總制造成本是683元美元，其中61%是設(shè)備成本的攤銷，21 %是材料、耗材(氣體及化學(xué)品)、能源及水的成本，11%為裸晶圓(矽晶圓及焊接載體)，5%為產(chǎn)出虧損，以及2%的人力成本?？雌饋?lái)矽穿孔相關(guān)的制程步驟占整體制造成本的四分之三，但當(dāng)未來(lái)相關(guān)的設(shè)備開始折舊后，這些成本的比例也將逐漸下降。

Yole Developpement預(yù)測(cè)臺(tái)積電一開始將會(huì)大幅提高中介層晶圓的利潤(rùn)比例(60%)，預(yù)計(jì)2012年底時(shí)每片晶圓的價(jià)格約為1,700美元，也就是每個(gè)中介層單價(jià)最高達(dá)30美元左右。

封裝基板為4+2+4的覆晶有機(jī)BGA嵌入式基板，預(yù)測(cè)基板業(yè)者訂定的售價(jià)約落在每片17美元，整體組裝的成本大約是2美元，且有60%以上會(huì)有1 %的組裝產(chǎn)出虧損。

Virtex-7模組的CMOS矽區(qū)塊可能高達(dá)125美元，預(yù)測(cè)用在CMOS晶粒及矽中介層間的非導(dǎo)電性黏著劑(Non-Conductive Paste, NCP)將構(gòu)成整體組裝成本的四分之一。假設(shè)封測(cè)代工廠(OSAT)艾克爾(Amkor)的組裝及封裝服務(wù)利潤(rùn)為30%，那么賽靈思就可能必須付出接近3美元的成本于基板/中介層/CMOS晶粒堆的組裝，以及額外的3美元成本用于俗稱為CMOS FPGA切片的銅凸塊。

若要發(fā)展一款FPGA可編程邏輯閘數(shù)目與Virtex-7相比擬，但功耗較高、處理頻寬較小的新解決方案，至少需要兩顆單獨(dú)晶粒的封裝，而這些晶?？赡軙?huì)比Virtex-7 SSIT解決方案中200平方毫米的FPGA切片大上兩倍。

眾所皆知，晶粒尺寸越大良率就越糟糕。所以，新的SSIT解決方案一方面使用可能會(huì)相當(dāng)昂貴的矽中介層，另一方面要實(shí)現(xiàn)等同閘數(shù)的“標(biāo)準(zhǔn)”解決方案又需要兩個(gè)封裝而非一個(gè)，再加上CMOS晶圓廠前端制程良率還有問(wèn)題。因此，整體而言，估計(jì)到今年底時(shí)，這兩種解決方案的成本約不相上下，但Virtex-7 2000 T 的新SSIT解決方案應(yīng)該會(huì)具有較明確的效能優(yōu)勢(shì)。

晶圓代工廠分食中介層大餅

2012年臺(tái)積電開始替賽靈思量產(chǎn)后，預(yù)計(jì)未來(lái)會(huì)吸引越來(lái)越多晶圓代工業(yè)者制造矽中介層晶圓，這將擴(kuò)大整體經(jīng)濟(jì)規(guī)模，并攤銷矽穿孔相關(guān)高昂設(shè)備成本，因此Yole Developpement以臺(tái)積電的矽中介層的合理成長(zhǎng)幅度，推測(cè)未來(lái)SSIT解決方案的價(jià)格下降曲線。

未來(lái)臺(tái)積電的競(jìng)爭(zhēng)者很可能開始爭(zhēng)食中介層這塊大餅，將逐漸侵蝕利潤(rùn)比例，圖2為上述兩個(gè)解決方案的預(yù)測(cè)價(jià)格比較，Yole認(rèn)為未來(lái)五年賽靈思的SSIT以矽為主的技術(shù)將有大幅降價(jià)的潛力，且將遠(yuǎn)超過(guò)標(biāo)準(zhǔn)的單晶粒封裝解決方案。

center>圖2 賽靈思SSI解決方案及替代性解決方案預(yù)測(cè)價(jià)格比較

賽靈思的SSIT矽中介層模組看起來(lái)不僅僅是有噱頭的高效能展示而已，根據(jù)Yole Developpement模擬，該模組高度符合成本效益，而且跟低效能的解決方案相比還相當(dāng)具有成本競(jìng)爭(zhēng)力。

目前賽靈思的解決方案單位定價(jià)是500美元以上，實(shí)際上量產(chǎn)的價(jià)格可能落在600至800美元左右，確實(shí)相當(dāng)高階且昂貴，但姑且不管那些與未來(lái)CMOS節(jié)點(diǎn)替代性發(fā)展的比較，其實(shí)矽中介層不僅可以提供高階數(shù)位應(yīng)用高效能的表現(xiàn)，實(shí)際上也不如印象中的昂貴。（責(zé)編：陶?qǐng)A秀）[!--empirenews.page--]