當(dāng)晶圓制程從45奈米進(jìn)入28奈米甚至更微型化的階段時(shí)，其所需面對(duì)的問(wèn)題則更為復(fù)雜，在實(shí)體架構(gòu)設(shè)計(jì)（physical design）、DFM（design for manufacturing）、光學(xué)微影技術(shù)（Lithography）和漏電流等制程上的挑戰(zhàn)更為嚴(yán)峻。

越來(lái)越微型化的晶圓制程，帶給光學(xué)微影技術(shù)越來(lái)越嚴(yán)厲的技術(shù)難題。微影技術(shù)是透過(guò)提高分辨率制作更小線(xiàn)寬尺寸的方式，來(lái)提高IC密度進(jìn)而降低顯影成本。光源波長(zhǎng)和光源波的尺寸是其關(guān)鍵，微影技術(shù)所使用的光源波長(zhǎng)越短、尺寸越小，分辨率會(huì)越高?；蛘?，也可以采用雙重曝光成像（double patterning）的方式來(lái)提高顯影分辨率。不過(guò)雙重曝光成像成本較高，圖案布局也較復(fù)雜，因此釜底抽薪的辦法，就是從革新微影技術(shù)的光源內(nèi)容著手。

Tela Innovations市場(chǎng)營(yíng)銷(xiāo)副總裁Neal Carney則表示，隨著奈米制程微型化，IC密度不斷縮小，晶圓上的圖案間距和目標(biāo)會(huì)更小，無(wú)論是單次曝光（single patterning）還是雙重曝光成像，都已藉由浸潤(rùn)式微影技術(shù)中透過(guò)水較高的折射率，增加透鏡的數(shù)值孔徑（NA），來(lái)縮減圖案尺寸。進(jìn)入到28～20奈米制程階段，技術(shù)上還是以193nm的深紫外光、結(jié)合1.35NA的浸潤(rùn)式微影技術(shù)（immersion lithography）為主。至于大家不斷討論到波長(zhǎng)13.4nm的次世代超短紫外光（Extreme Ultra Violet；EUV），在技術(shù)上仍有許多不確定因素，因此浸潤(rùn)式微影技術(shù)應(yīng)該還是下一世代28～20奈米制程的主流微影技術(shù)。

同時(shí)，提升晶圓微影制程的圖案布局和導(dǎo)線(xiàn)精確度更是重要，特別是在雙重曝光成像的過(guò)程，要讓晶圓實(shí)體架構(gòu)設(shè)計(jì)圖案布局和布線(xiàn)更準(zhǔn)確，交叉點(diǎn)不易失真，還要兼顧提升晶體管在特定布線(xiàn)內(nèi)的效能。因此在技術(shù)上，可藉由預(yù)先定義實(shí)體架構(gòu)（pre-defined topologies），采用固定閘極距離（fixed-pitch）、直線(xiàn)模式（straight line poly）、整合密度模式（uniform density poly）和單面向布局（single orientation）等方式，在同樣的設(shè)計(jì)架構(gòu)和工具環(huán)境下，可進(jìn)一步降低微影圖案布局的變異性。

另一方面，降低漏電流的挑戰(zhàn)也十分不容易克服。Tela Innovations在并購(gòu)Blaze之后取得降低漏電流的關(guān)鍵技術(shù)，可針對(duì)特定的晶體管網(wǎng)關(guān)長(zhǎng)度施以偏壓，讓網(wǎng)關(guān)長(zhǎng)度微調(diào)增加，漏電流功耗就會(huì)呈現(xiàn)指數(shù)型的降低，而漏電耗能的變異性（leakage variability）也會(huì)隨之降低，不會(huì)影響芯片的尺寸與效能，提升芯片漏電流的參數(shù)良率（parametric yield）。

Tela Innovations在提升晶圓圖案布局和降低漏電功耗的技術(shù)，已經(jīng)獨(dú)家專(zhuān)利授權(quán)給臺(tái)積電廣泛采用。臺(tái)積電EDA和設(shè)計(jì)服務(wù)部門(mén)副總監(jiān)Tom Quan表示，臺(tái)積電藉由OIP平臺(tái)架構(gòu)的合作方式，采用Tela的技術(shù)提升芯片設(shè)計(jì)與制程的效能。這是藉由光學(xué)臨近效應(yīng)修正（Optical Proximity Correction；OPC）的閘極臨界尺寸（Critical Dimension）的微調(diào)技術(shù)，分析產(chǎn)品設(shè)計(jì)，并在對(duì)時(shí)序較不敏感的路徑上將閘極長(zhǎng)度調(diào)整為合適的大小，同時(shí)有效節(jié)省對(duì)時(shí)序較不敏感的路徑上的晶體管耗能，而不影響芯片的性能，降低漏電流的幅度可達(dá)到50％，目前已應(yīng)用在90～40奈米的晶圓制程上，臺(tái)積電的客戶(hù)包括LSI和Mellanox等，均已使用臺(tái)積電和Tela所合作的降低漏電功耗技術(shù)，幅度可達(dá)20～25％左右。