對IC封裝永無止境的改進給工程師提供了比以往更多的選擇來滿足他們的設計要求。隨著越來越多的先進方法浮出水面，封裝類型將變得越來越豐富。

今天，用更低的成本將更多功能集成進更小的空間占了主導地位，從而使得設計工程師可以將更多芯片堆疊在一起。因此，我們將會看到3D IC封裝的快速普及。

3D IC技術蓬勃發(fā)展的背后推動力來自消費市場采用越來越復雜的互連技術連接硅片和晶圓。這些晶圓包含線寬越來越窄的芯片。

為了按比例縮小半導體IC，需要在300mm的晶圓上生成更精細的線條。據(jù)市場研究機構VLSI Research（圖1）預測，雖然目前大多數(shù)量產(chǎn)的IC是基于55nm或55nm以下的設計節(jié)點，但這些設計規(guī)則將縮小至38nm或更小，到2013年甚至會縮小到27nm。



這些尺寸縮小了的IC設計促進了人們對高密度、高成本效益的制造與封裝技術的需求，進而不斷挑戰(zhàn)IC制造商盡可能地減少越來越高的固定設備投資成本。

許多3D應用仍使用傳統(tǒng)的球柵陣列（BGA）、方形扁平無引線（QFN）、引線柵格陣列（LGA）和小外形晶體管（SOT）封裝。不過，更多應用正在轉(zhuǎn)向兩種主要技術：扇出晶圓級芯片尺寸封裝（WLCSP）和嵌入式裸片封裝。

目前，扇出WLCSP主要用于采用BGA的多引腳數(shù)（超過120個引腳）應用。嵌入式裸片封裝技術適合用于引腳數(shù)較少的應用，這些應用將芯片和分立元件嵌入PCB基板，并采用微機電系統(tǒng)（MEMS）IC（圖2）。



圖2：IC、MEMS器件和其它元件將采用了WLCSP和硅通孔（TSV）技術的無源器件組合在一起。

德州儀器（TI）的研究人員認為，WLCSP正在向標準化的封裝結(jié)構發(fā)展。WLCSP可以包含WLCSP IC、MEMS IC和無源器件的組合，并且這些器件通過硅通孔（TSV）技術互連。TSV的底層可以是一個有源WLCSP器件、僅一個中介層或一個集成式無源中介層。頂層可以是一個IC、一個MEMS器件或一個分立器件（圖3）。



但不管是哪種封裝類型，隨著引腳數(shù)量和信號頻率的增加，預先規(guī)劃封裝選項的需求變得越來越重要。例如，帶有許多連接的引線鍵合封裝可能由于高感應系數(shù)而要求在芯片上提供更多的電源緩沖器。焊接凸點類型、焊盤以及焊球的放置也會極大地影響信號完整性。

TSV：言過其實還是事實？

TSV技術本質(zhì)上并不是一種封裝技術方案，而只是一種重要的工具，它允許半導體裸片和晶圓以較高的密度互連在一起?；谶@個原因，TSV在大型IC封裝領域中是一個重要的步驟。但TSV不是推動3D封裝技術進步的唯一方法。它們僅代表眾多材料、工藝和封裝開發(fā)的一個部分。

事實上，采用TSV互連的3D芯片還沒有為大批量生產(chǎn)作好準備。盡管取得了一些進步，但它們?nèi)灾饕抻糜贑MOS圖像傳感器、一些MEMS器件以及功率放大器。超過90%的IC芯片使用經(jīng)過驗證的引線鍵合方法進行封裝。

TI公司策略封裝研究和外協(xié)部門經(jīng)理Mario A.Bolanos在今年的ConFab會議上指出，在3D芯片中使用TSV面臨許多挑戰(zhàn)。這些挑戰(zhàn)包括：缺少電子設計自動化（EDA）工具，需要極具成本效益的制造設備和工藝，與熱問題、電遷移和熱機械可靠性相關的良率和可靠性數(shù)據(jù)不達標，以及復合良率損失及已知合格芯片（KDG）數(shù)據(jù)等。

與在750μm厚的硅晶圓上制造的傳統(tǒng)IC不同，3D IC要求晶圓非常薄，厚度通常約100μm甚至更薄。鑒于這種超薄晶圓的脆弱性，迫切需要極其專業(yè)的臨時鍵合和解鍵合設備，以確保晶圓結(jié)構的完整性，特別是在蝕刻和鍍金工藝期間的高處理溫度和應力下。在鍵合完成后，晶圓要執(zhí)行一個TSV背面工藝，然后進行解鍵合步驟。這些典型步驟可產(chǎn)生更高的良率水平，從而支持更具成本效益的批量生產(chǎn)。

目前，在鍵合和工藝溫度及相關可靠性方面還缺少TSV標準。晶圓位置的TSV分配標準化也是如此。如果有足夠多的IC制造商來研究這些問題，那么在擴展TSV的互連作用方面還可以取得更大的進展。超過200℃至300℃的高工藝溫度對于TSV的經(jīng)濟實現(xiàn)來說是不可行的。

提供3D集成技術的知識產(chǎn)權（IP）的Ziptronix公司將直接邦定互連（DBI）技術授權給了Raytheon Vision Systems公司。據(jù)Ziptronix公司介紹，低溫氧化物邦定DBI技術是3D IC（圖4）的一種高成本效益解決方案。



但是，許多半導體IC專家認為半導體行業(yè)正處于選擇2D（平面）和3D設計的十字路口?？紤]到制造、設計、工藝和掩膜成本，他們發(fā)現(xiàn)在從45nm設計節(jié)點轉(zhuǎn)向32nm和28nm設計時，成本會增加三倍至四倍。在蝕刻和化學蒸氣拋光以及處理應力效應問題等方面還需很多改進，這使得3D封裝挑戰(zhàn)愈加嚴峻。而這正是TSV技術的合適切入點。