設計自動化大會（Design Automation Conference：DAC）已經舉辦到了第三天，前兩天的議題主要圍繞EDA自動化設計軟件，Finfet發(fā)明人胡志明教授談Intel的 Finfet技術，以及IBM談14nm制程技術等等，不過前兩天的會議內容并沒有什么特別新鮮的內容。第三天的主要討論熱點則轉移到了3DIC技術方面。



許多人都認為3DIC技術將是半導體技術界的又一次重大突破，但是從與會者的觀點看來，3DIC技術要想付諸實用還有許多問題需要克服，以至于這次會 上討論的主持人甚至將討論的議題命名為：“3D：魔鬼(Devil)，細節(jié)（Detail）與爭論（Debate）”。

高通：業(yè)務模式問題

討論過程中，高通公司的Matt Nowak認為，3DIC產品的業(yè)務模式是最需要關注的。這種產品的供應鏈組成異常復雜，而最終的成品價格則非常昂貴。這樣，在產品的供應鏈上，哪個環(huán)節(jié)的供應商應負責庫存儲備，哪個環(huán)節(jié)的供應商應該為芯片產品的可靠性負責？便成了需要解答的問題。故需要盡快設立一套3DIC業(yè)務的標準模式，令處在產品供應鏈各個環(huán)節(jié)上的供應商明確其職責。

Sematech：晶圓厚度，應力工程，散熱帶來的技術問題

Sematech組織的Raj Jammy則關心的是其它方面。他認為，由于3D芯片所用的晶圓厚度極薄，因此晶圓很容易在處置過程中受損，這是業(yè)內目前仍需解決的一個問題。另外，3D芯片的散熱問題也是需要解決的。假如兩個堆疊在一起的芯片其熱點恰好位于同一部位，那么最終的成品性能便會受到很大的影響。為了避免出現此類問題，就需要確定由誰來負責通盤考率堆疊陣列中上下層芯片的熱點位置布置。

第三，3D芯片中的內應力匹配問題也是需要注意的，因為目前3D芯片所使用的穿硅互連（TSV）技術會造成較大的芯片內應力，而堆疊的各塊芯片本身也使用了應力技術來增強其性能，增強的幅度可達40%，但是各塊芯片的應力作用方向則各有不同，如此一來，當各塊芯片堆疊在一起的時候，如何統(tǒng)籌協(xié)調這些應力，保證堆疊陣列中各塊芯片的應力不會發(fā)生相互抵觸的現象便成了一個需要解決的問題。

意法半導體：3DIC技術已經不存在技術壁壘

相反，意法半導體公司的Indavong Vongsarady則認為3DIC技術的實現并不像外界想象的那么困難--至少在攝像頭模組制造領域是這樣，其理由是意法半導體公司在其攝像頭模組產品中應用這種技術已經有多個年頭了。


意法半導體公司應用TSV技術的圖像傳感器實物一角


意法半導體公司應用TSV技術的圖像傳感器TSV結構縱剖圖

日月光：IBM/Intel已煉成大法

日月光公司的Bill Chen也和意法半導體公司持有相同的觀點，他認為單就攝像頭模組所應用的3DIC技術而言，已經不存在什么技術壁壘問題了。同時他還相信IBM公司會很快將這種技術投入到服務器產品的制造中去。當然，在服務器應用時，由于3D芯片的熱功量較大，因此實現起來難度較大，不過他認為IBM方面已經掌握了解決這個問題的有關技術，并很快會采取實際行動。另外，他還認為Intel也已經掌握了有關的技術，“他們已經可以隨時造出可用的3D芯片產品”，只不過還沒有找到最能發(fā)揮3D芯片技術的產品應用而已。他認為Intel很有可能采取將內存芯片與處理器堆疊在一起的組合來推出自己的3D芯片產品。

Mentor:芯片測試技術有待改進


Mentor公司的Junusz Rajski 則將關注的焦點設定在了芯片的測試技術上。3D芯片的集成電路數量要比傳統(tǒng)的2D芯片多出不少，但是兩者在輸入/輸出接口方面的數量則基本持平。這樣一來測試芯片時便很難探查3D芯片內部的詳細狀況，需要對傳統(tǒng)的芯片測試技術進行改良。假設我們將3塊芯片堆疊在一起，那么如果每塊芯片在測試時的失察率是10%，最后三塊芯片封裝之后的失察率總和便會達到30%以上，何況3D芯片的測試項目還要比常規(guī)2D芯片多出不少。舉例而言，在芯片被堆疊在一起之前，如何對TSV結構進行必要的測試便是一個暫時無解的難題。