摘要：分析了CAN總線控制器的工作原理，以SJA1000為模型，提出基于SOPC技術的CAN總線控制器的設計方案，并完成SJA1000 IP核的設計；完成了在Altcra的Cyclone III型FPGA芯片上集成微處理器核、SJA1000 IP核、數據RAM、程序ROM為一體的完整CAN總線通信系統(tǒng)的設計。實驗結果驗證了SJA1000 IP核設計方案的合理性。
關鍵詞：CAN總線；SOPC；IP核；FPGA

引言
    CAN(Controller Area Network)是擰制器局域網的簡稱，是20世紀80年代初由德國BOSCH公司提出來的一種串行數據通信協(xié)議，主要用于解決當時由于汽車功能越來越多而導致汽車內部信號連接線增多的問題。隨后CAN總線迅速發(fā)展，并于1993年被列入ISO國際標準，形成了IOS 11898標準。至今，CAN總線已經被公認為幾種最有前途的現場總線之一，其應用范圍也從當初的汽車行業(yè)擴展到了機械工業(yè)、交通工具、醫(yī)療設備、建筑、環(huán)境控制等諸多領域中。
    伴隨著CAN總線的高速發(fā)展，用戶對其也提出了更高的要求。這無疑給CAN總線帶來發(fā)展機遇的同時也帶來了巨大的挑戰(zhàn)。在這種新形勢下，CAN總線原有的設計方案和技術就顯得有些力不從心。
    可編程片上系統(tǒng)(System On a Programmable Chip，SOPC)是一種新型的系統(tǒng)軟硬件協(xié)同設計的開發(fā)技術，是電路系統(tǒng)發(fā)展的一個重要方向。它在集成度、設計靈活性以及可移植性等方面上的優(yōu)越性無疑可以給CAN總線系統(tǒng)設計帶來新的動力，使其能夠快速地適應新形勢下的挑戰(zhàn)。

1 CAN總線控制器的工作原理
    SJA1000芯片是Philips公司的一款獨立CAN總線控制器，主要用于移動目標和一般工業(yè)環(huán)境中的CAN總線系統(tǒng)上。相塒于它的前一款PCA 82C200，SJA1000主要的改進是在原有Basic CAN模式的基礎上增加了另一種工作模式(PeliCAN)——這種模式能夠支持擁有很多新特性的CAN 2．0B協(xié)議。出于兼容性的考慮，這兩種工作模式在SJA1000上都能夠實現，通過配置時鐘分頻器寄存器，就可以在兩種工作模式之間轉換。但是應特別注意的是芯片在復位后的默認模式為BasicCAN。

2 SJA1000的設計
2．1 SJA1000的功能
    SJA1000是一款獨立的CAN總線控制器，在CAN總線網絡中的功能與作用和一般的CAN總線控制器相同，都是用來實現CAN總線協(xié)議的模塊。SJA1000在CAN總線系統(tǒng)中的位置如圖1所示。

    在圖中共描繪了2個節(jié)點：一個標準參考模型節(jié)點和一個包含了SJA1000設備的節(jié)點。通過這樣的對比可以更加清楚地理解SJA1000的功能與作用。
2．2 SJA1000的結構
    按照SJA1000用戶使用手冊中的敘述，其內部結構如圖2所示。

    從SJA1000的內部結構圖可以了解到SJA1000的功能主要是由以下幾個控制模塊完成：接口管理邏輯、發(fā)送緩沖器、接收緩沖器、驗收濾波器、位流處理器、位時序邏輯、錯誤管理邏輯。
2．3 SJA1000 IP核設計
    CAN總線控制器在系統(tǒng)中主要是用來完成LLC和MAC子層功能的。在綜合參考了幾種CAN總線控制器之后，我們選定了SJA1000作為實現目標。根據SJA1000的內部結構方框圖，如圖3所示，用Vcrilog HDL語言分別設計了寄存器控制模塊、位時序邏輯模塊、位數據流處理器模塊、CRC校驗模塊、驗收濾波器模塊、FIFO模塊、頂層控制模塊。共有7個功能模塊來實現SJA1000的全部功能，其程序結構如圖4所示。

    下面對這7個功能模塊的程序設計做一個大概的說明。
    (1)寄存器控制程序
    寄存器控制程序用丁完成SJA1000中所有有關寄存器操作。設計寄存器組子模塊包括模式寄存器、命令寄存器、狀態(tài)寄存器、中斷寄存器、中斷使能寄存器、總線定時寄存器、仲裁丟失捕獲寄存器、錯誤代碼捕獲寄存器、錯誤報警限制寄存器、接收錯誤計數器、發(fā)送錯誤計數器、驗收代碼寄存器、驗收屏蔽寄存器、接收信息計數器、接收緩沖器起始地址寄存器、時鐘分頻寄存器和接收／發(fā)送緩沖器，方便微控制器對CAN Module內部各個功能模塊的控制。
    (2)位時序邏輯程序
    位時序邏輯程序主要負責監(jiān)視串行CAN總線，并處理與總線相關的位時序問題。在消息發(fā)送的開始處，當位時序邏輯檢測到總線上由隱性位到顯性位的跳變時，其內部邏輯同步到位流，稱之為硬同步。在接收消息的過程中，檢測到隱性位到顯性位的跳變時便會重同步到位流，稱之為軟同步。位時序邏輯根據總線定時寄存器和總線定時寄存器的值來決定每個位周期的采樣點的位置，以補償傳輸延遲和相位漂移所造成的誤差。[!--empirenews.page--]
    (3)位數據流處理器程序
    位數據流處理器程序執(zhí)行總線上的錯誤檢測、仲裁、填充和錯誤處理等功能。它主要由接收模塊、發(fā)送模塊、錯誤管理模塊、CRC校驗、驗收濾波、FIFO6個子模塊組成。CRC校驗、驗收濾波、FIFO子模塊將單獨設計成子程序供位數據流處理器程序調用。
    (4)CRC校驗程序
    CRC校驗程序主要用來完成CAN總線網絡中循環(huán)冗余校驗碼功能。
    (5)驗收濾波器程序
    驗收濾波器程序的功能是由驗收代碼寄存器(ACR)和驗收屏蔽寄存器(AMR)共同完成的。驗收代碼寄存器將接收到幀中的標識碼內容與其自身的內容逐位的進行比較，以決定是否要接收這條報文，驗收完全通過后則保存到FIFO中。驗收屏蔽寄存器則決定在比較中起作用的驗收代碼寄存器的位(驗收屏蔽寄存器為0，則相應的驗收代碼寄存器的位相關；驗收屏蔽寄存器為1，則對應的位無關)。
    (6)先入先出FIFO存儲器程序
    先入先出FIFO存儲器程序的功能是先對接收的報文進行存儲，并在CPU要求讀出數據時，將接收到的數據通過數據總線從控制器中讀出。FIFO模塊特點是先進入先輸出，后進入后輸出。本文中的FIFO存儲器是同步的，只有一個時鐘信號。
    (7)頂層控制程序
    頂層控制程序(can_top)是整個CAN總線控制器SJA1000 IP核的最上層模塊，主要負責調用并控制以上6個程序模塊協(xié)同工作。
    程序全部設計完后，通過使用QuartusII9．0的編譯和綜合將整個程序封裝成模塊符號的形式，如圖5所示。這樣方便存后面的CAN總線通信系統(tǒng)設計中調用。

    對CAN總線控制器IP核的仿真是在ModelSim軟件測試平臺中進行的，其仿真結果如圖6所示。

    從圖6中我們可以得出：白色豎線處發(fā)送成功狀態(tài)(tx_successful)置1，豎線前面一段時間內，CAN總線控制器IP核的發(fā)送狀態(tài)(transmit _status)為1，接收狀態(tài)(receive_status)為0，這說明控制器前面已成功地完成了一次發(fā)送操作；隨后硬同步(hard_sync)置1，發(fā)送狀態(tài)為
0，接收狀態(tài)為1，控制器又開始一次接收操作，并在接收完后發(fā)送應答位(send_ack置1)，且置info_empty為1。

3 SJA1000 IP核的CAN總線通信系統(tǒng)設計
    基于SJA1000 IP核的CAN總線通信系統(tǒng)是將8051IP核、數據RAM、程序ROM以及CAN總線控制器IP核一同設計到FPGA芯片內，從而構成SPOC系統(tǒng)的?；贗P核復用技術的CAN總線硬件連接圖如圖7所示。和傳統(tǒng)的CAN總線系統(tǒng)構架不同，本文的設計采用的是FPGA而不是單片機作為CAN總線通信系統(tǒng)的控制器。相對于單片機等微處理器而言，FPGA有著其獨特的優(yōu)勢：I／O口資源豐富，可以很容易地實現更多的擴展功能；而且在電路設計中除了極少數必要的外圍器件外，其余的電路都可以集成設計到FPGA中。這樣做可以減少由于器件較多而產生的電磁干擾的可能性，而且還可以減少系統(tǒng)的體積和功耗、提高系統(tǒng)的可靠性。
    在CAN 2．0B協(xié)議中，為了能夠達到設計透明度以及實現靈活性，根據ISO／OSI參考模型，CAN被細分為以下不同的層次：
    ①數據鏈路層。其中包括邏輯鏈路控制子層(LLC)和介質訪問控制子層(MAC)。
    ②物理層。物理層的作用是在不同節(jié)點之間根據所有的電氣屬性進行位的實際傳輸，它是由CAN總線驅動器和電氣線路構成的。
    邏輯鏈路控制子層(LLC)和介質訪問控制子層(MAC)的功能，即報文分幀、仲裁、應答、錯誤檢測和標定、報文濾波、過載通知以及恢復管理都是由CAN總線控制器實現。因此，CAN總線控制器IP核(CAN_Module)主要完成LLC和MAC子層的功能。

4 CAN總線通信系統(tǒng)的測試與驗證
4．1 硬件電路的設計
    CAN總線SOPC硬件連接圖如圖7所示，下面對圖7所示的兩個部分進行簡單介紹。

4．2 系統(tǒng)的控制部分
    控制部分選用的是KX_7C5E型實驗電路板，該實驗板中的FPGA目標芯片是Altera公司的Cyclonc III型EP3C5E144C8。其中FPGA芯片包含有8051單片機IP核、CAN總線控制器IP核、內部程序ROM、內部數據RAM和鎖相環(huán)(PLL)等模塊。
4．3 CAN總線收發(fā)器部分
    因為FPGA芯片的供電電壓和I／O口輸出電平為+3．3 V，所以在設計中CAN總線收發(fā)器選用的供電電壓也必須是3．3 V的。CTM1050T CAN總線收發(fā)器模塊是集成電源隔離、電氣隔離、CAN總線收發(fā)器和CAN總線保護于一體的CAN總線隔離收發(fā)器模塊。有了CAN總線隔離收發(fā)器，就可以很好地實現CAN總線上各節(jié)點電氣、電源之間的完全隔離和獨立，這樣可以提高各個節(jié)點的穩(wěn)定性和安全性。該模塊的TXD、RXD引腳不需要外接其他元器件就可以很好地兼容+3．3 V及+5 V的CAN總線控制器。因此在圖7中我們將FPGA的I／O口與CTM1050T的引腳直接相連，故沒有設計任何外圍電路。
    最后通過使用KX_7C5E型實驗電路板、CAN總線收發(fā)器、USBCAN-II、CAN總線實驗臺實驗，能夠進行基本的收發(fā)，驗證了系統(tǒng)的可行性。

結語
    本文已成功驗證了基于SJA1000 IP核的CAN總線通信系統(tǒng)的可行性，該設計充分展現了片上可編程系統(tǒng)的靈活性和可移植性，減小了系統(tǒng)體積和功耗，完全可以代替原有傳統(tǒng)的CAN總線系統(tǒng)方案。