摘要：介紹了一種基于DSP和FPGA的磁鐵電源控制器的設計方案，闡述了該控制器硬件系統(tǒng)的組成，包括信號調理電路、中間數據處理部分、后端的驅動電路。同時給出了DSP和FPGA之間通過SPI接口通信的具體流程和輸出PWM波形死區(qū)部分的控制流程。設計的磁鐵電源控制器有很好的控制和運算能力，同時具有很好的靈活性和可靠性。
關鍵詞：磁鐵電源控制器；DSP；FPGA；SPI

    磁鐵電源大多作為電源中的一種特種電源被廣泛應用于加速器、質譜儀等設備，為磁鐵提供特定的勵磁電流以產生所需的磁場，對磁鐵電源的基本要求來源于磁場特性，因此基于數字化電源控制器的磁鐵電源為輸出高精度的穩(wěn)定勵磁電流，以獲得符合運行模式的穩(wěn)定磁場結構提供了重要保證。文中介紹的磁鐵電源控制器采用DSP和FPGA的雙CPU結構，采用FPGA控制高精度模數轉換器AD7679進行采樣，通過DSP的SPI接口把采集到的數據送給DSP；由DSP運算處理后輸出用來控制磁鐵電源的帶有死區(qū)的PWM波形。

1 控制器總體結構
    控制器采用DSP TMS320F2812為數字處理輸出模塊，以Altera公司的CvcloneⅢ系列FPGA控制前端AD進行數據采集，數據傳輸部分由FPGA與DSP的SPI接口完成。通過DSP的SCI串口與上位機實現通訊，顯示并控制電源的運行狀態(tài)，后端的驅動電路中實現主電路和驅動電路的隔離?？刂破骺傮w結構框圖如圖1所示。

2 硬件電路設計
2．1 信號調理電路
    信號調理電路的主要作用是實現信號的放大和低通濾波。因為要保證將AD轉換器的采集信號限制在0～+5 V之間，為防止大電流信號時產生過高的輸入電壓會損壞A／D端口，設計了電平限制保護電路。AD轉換器輸入采用差分輸入方式，將單端信號轉換為差分信號，實現比例放大，有效的濾除了高頻噪聲，便于AD對輸入信號的高精度采集。圖2為信號限幅、隔離、濾波和放大電路。

2．2 FPGA對AD的控制
    本設計采用的AD7679是18位電荷分配的完全差分逐次逼近型模數轉換器，具有570 ksps的采樣速率，同時可以與5 V或3 V的數字邏輯電平兼容。為防止采樣點在開關脈沖之上，系統(tǒng)出現振蕩，可以使DSP在發(fā)出開關脈沖的同時給FPGA一個同步信號，作適當延時，等信號的尖峰脈沖消失后，FPGA再給ADC發(fā)出采樣命令。AD操作分為空閑、開始AD轉換、等待AD轉換、讀AD轉換結果4個狀態(tài)。在CONVST信號的下降沿后，開啟轉換過程，BUSY會自動置1，保持轉換。當BUSY信號變?yōu)榈碗娖剑珻ONVST保持高電平時，AD7679處于數據采集階段。FPGA對AD的控制如圖3所示，實際的電路中，FPGA和AD轉換器之間加入四通道的磁隔離器件ADuM1412進行數據隔離。

2．3 DSP與FPGA間的通信
    TMS320F2812內部帶有一個SPI接口，通過定義控制寄存器。設置DSP為主設備，為通信提供時鐘信號，FPGA作為從設備。由于DSP和FPGA的I／O口引腳電壓相匹配(3．3 V)，所以不需要電平轉換電路。設置FPGA在時鐘脈沖上升沿時發(fā)送數據，在下降沿時接收數據。由于FPGA發(fā)送的數據時總是將最高位的數據移出，接著將剩余的數據分別左移一位，所以DSP將接收到的數據逐位左移實現數據接收。當SPISTE引腳為低電平時，FPGA逐位發(fā)送數據；當SPICLK引腳為高電平時，DSP逐位讀取數據，并且左移一位后等待下一次SPICLK為高電平，當SPISTE為高電平時，則DSP已經接收完FPGA發(fā)送的數據，經過8個時鐘脈沖后，完成一次SPI時序，DSP將接收到的數據存儲到已經定義的數組中。DSP與FPGA通信引腳連接如圖3所示。[!--empirenews.page--]
2．4 驅動電路的設計
    圖4的驅動電路中高速光耦HCPL-4503快速實現信號的轉換和隔離，而故障信號經低速光耦TLP521-1隔離后送至PDPINTx引腳，PWM輸出引腳變?yōu)楦咦钁B(tài)，同時產生一個中斷，封鎖驅動信號，關閉功率開關管。

3 控制器軟件設計
    當發(fā)生中斷時，DSP的CPU會根據中斷響應的優(yōu)先級和中斷向量表判斷，跳至相應的子程序執(zhí)行，實現各自的功能。圖5為主程序的流程圖。
    為防止上下兩橋臂開關器件同時導通，驅動波形需要具有一定的死區(qū)時間。設置DSP死區(qū)控制寄存器DBTCONx[8-11]位死區(qū)定時器周期為m，DBTCON位的死區(qū)定時器預定標因子為x／p，若通用定時器時鐘周期為t，則死區(qū)時間ts=m*p*t。死區(qū)部分控制流程如圖6所示。

    圖7為DSP和FPGA之間的通信流程。波特率的配置通過對DSP的SPIBRR寄存器的編程實現，在SPI接口設計時應注意使用系統(tǒng)時鐘對SCLK信號進行同步以減少SCLK引起的通信錯誤。

4 結束語
    采用DSP+FPGA架構的磁鐵電源控制器兼有兩種信號處理芯片的優(yōu)越性，有效的提高了運算速度和精度。在后續(xù)的研究中根據需要設置相應參數，選擇合適的控制算法，以滿足磁鐵電源輸出極低紋波和受精確控制的電流。