隨著半導體工藝的飛速發(fā)展和芯片工作頻率的提高，芯片的功耗迅速增加，而功耗增加又將導致芯片發(fā)熱量的增大和可靠性的下降。因此，功耗已經(jīng)成為深亞微米集成電路設計中的一個重要考慮因素。為了使產(chǎn)品更具競爭力，工業(yè)界對芯片設計的要求已從單純追求高性能、小面積轉為對性能、面積、功耗的綜合要求。而微處理器作為數(shù)字系統(tǒng)的核心部件，其低功耗設計對降低整個系統(tǒng)的功耗具有重要的意義。

　　本文首先介紹了微處理器的功耗來源，重點介紹了常用的低功耗設計技術，并對今后低功耗微處理器設計的研究方向進行了展望。

　　1 微處理器的功耗來源

　　研究微處理器的低功耗設計技術，首先必須了解它的功耗來源。高層次仿真得出的結論如圖1所示。

　　從圖1中可以看出，時鐘單元(Clock)功耗最高，因為時鐘單元有時鐘發(fā)生器、時鐘驅動、時鐘樹和鐘控單元的時鐘負載;數(shù)據(jù)通路(Datapath)是僅次于時鐘單元的部分，其功耗主要來自運算單元、總線和寄存器堆。除了上述兩部分，還有存儲單元(Memory)，控制部分和輸入/輸出 (Control，I/O)。存儲單元的功耗與容量相關。

　　如圖2所示，CMOS電路功耗主要由3部分組成：電路電容充放電引起的動態(tài)功耗，結反偏時漏電流引起的功耗和短路電流引起的功耗。其中，動態(tài)功耗是最主要的，占了總功耗的90%以上，表達式如下：

　　式中：f為時鐘頻率，C1為節(jié)點電容，α為節(jié)點的翻轉概率，Vdd為工作電壓。

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　　2 常用的低功耗設計技術

　　低功耗設計足一個復雜的綜合性課題。就流程而言，包括功耗建模、評估以及優(yōu)化等;就設計抽象層次而言，包括自系統(tǒng)級至版圖級的所有抽象層次。同時，功耗優(yōu)化與系統(tǒng)速度和面積等指標的優(yōu)化密切相關，需要折中考慮。下面討論常用的低功耗設計技術。

　　2.1 動態(tài)電壓調節(jié)

　　由式(1)可知，動態(tài)功耗與工作電壓的平方成正比，功耗將隨著工作電壓的降低以二次方的速度降低，因此降低工作電壓是降低功耗的有力措施。但是，僅僅降低工作電壓會導致傳播延遲加大，執(zhí)行時間變長。然而，系統(tǒng)負載是隨時間變化的，因此并不需要微處理器所有時刻都保持高性能。動態(tài)電壓調節(jié)DVS (Dynarnic Voltage Scaling)技術降低功耗的主要思路是根據(jù)芯片工作狀態(tài)改變功耗管理模式，從而在保證性能的基礎上降低功耗。在不同模式下，工作電壓可以進行調整。為了精確地控制DVS，需要采用電壓調度模塊來實時改變工作電壓，電壓調度模塊通過分析當前和過去狀態(tài)下系統(tǒng)工作情況的不同來預測電路的工作負荷。

　　2.2 門控時鐘和可變頻率時鐘

　　如圖1所示，在微處理器中，很大一部分功耗來自時鐘。時鐘是惟一在所有時間都充放電的信號，而且很多情況下引起不必要的門的翻轉，因此降低時鐘的開關活動性將對降低整個系統(tǒng)的功耗產(chǎn)牛很大的影響。門控時鐘包括門控邏輯模塊時鐘和門控寄存器時鐘。門控邏輯模塊時鐘對時鐘網(wǎng)絡進行劃分，如果在當前的時鐘周期內(nèi)，系統(tǒng)沒有用到某些邏輯模塊，則暫時切斷這些模塊的時鐘信號，從而明顯地降低開關功耗。圖3為采用“與”門實現(xiàn)的時鐘控制電路。門控寄存器時鐘的原理是當寄存器保持數(shù)據(jù)時，關閉寄存器時鐘，以降低功耗。然而，門控時鐘易引起毛刺，必須對信號的時序加以嚴格限制，并對其進行仔細的時序驗證。

　　另一種常用的時鐘技術就是可變頻率時鐘。它根據(jù)系統(tǒng)性能要求，配置適當?shù)臅r鐘頻率以避免不必要的功耗。門控時鐘實際上是可變頻率時鐘的一種極限情況(即只有零和最高頻率兩種值)，因此，可變頻率時鐘比門控時鐘技術更加有效，但需要系統(tǒng)內(nèi)嵌時鐘產(chǎn)生模塊PLL，增加了設計復雜度。去年Intel公司推出的采用先進動態(tài)功耗控制技術的Montecito處理器，就利用了變頻時鐘系統(tǒng)。該芯片內(nèi)嵌一個高精度數(shù)字電流表，利用封裝上的微小電壓降計算總電流;通過內(nèi)嵌的一個32位微處理器來調整主頻，達到64級動態(tài)功耗調整的目的，大大降低了功耗。