0 引言
    信息技術(shù)的迅猛發(fā)展使得人們對(duì)數(shù)據(jù)傳輸交換的速度要求越來(lái)越高，因此，各種高速接口總線規(guī)范應(yīng)運(yùn)而生，從USBl．1到USB3．0，從PATA到SATA，從PCI總線到PCI—Express，其接口總線速度也由最初的Kbyte發(fā)展到現(xiàn)在的上G比特。在傳統(tǒng)的并行總線中，為了劃分字節(jié)，通常采用時(shí)鐘與多位數(shù)據(jù)并行傳輸?shù)姆绞剑@在當(dāng)時(shí)數(shù)據(jù)率相對(duì)比較低的情況下，可以達(dá)到很好的效果，然而，隨著數(shù)據(jù)傳輸率的越來(lái)越高，這種并行傳輸?shù)姆绞接龅搅穗y以克服的困難。這是由于存在著時(shí)鐘畸變和路徑延時(shí)，使得到達(dá)接收端的數(shù)據(jù)位之間的數(shù)據(jù)與時(shí)鐘之間難以對(duì)齊，這樣，接收方就很難正確地接收數(shù)據(jù)。為此，在高速數(shù)據(jù)傳輸領(lǐng)域，串行總線越來(lái)越顯露出它的優(yōu)勢(shì)來(lái)。高速串行總線多采用嵌入式時(shí)鐘來(lái)獲得上G的帶寬，并通過(guò)接收方的時(shí)鐘恢復(fù)電路從接收的數(shù)據(jù)里恢復(fù)出同步時(shí)鐘，實(shí)際應(yīng)用中，通常有兩種方法：
    第一種是時(shí)鐘數(shù)據(jù)恢復(fù)法，該方法是根據(jù)接收到的數(shù)據(jù)相位的變化來(lái)調(diào)整本地PLL或DLL電路的時(shí)鐘輸出相位，或根據(jù)本地時(shí)鐘相位來(lái)調(diào)整接收到的數(shù)據(jù)的相位的方法來(lái)達(dá)到數(shù)據(jù)與時(shí)鐘的同步，然后對(duì)數(shù)據(jù)進(jìn)行l(wèi)：1同步采樣；
    第二種是過(guò)采樣技術(shù)，這種方法是在接收端用一個(gè)高速的時(shí)鐘對(duì)輸入數(shù)據(jù)進(jìn)行過(guò)采樣，一般來(lái)說(shuō)，這個(gè)高速時(shí)鐘的頻率是原發(fā)送端時(shí)鐘的3倍以上，這樣過(guò)采樣后的數(shù)據(jù)經(jīng)過(guò)后繼的數(shù)據(jù)處理電路就可以去除冗余的比特，從而恢復(fù)出實(shí)際需要的比特信息。
    這兩種方法各有優(yōu)點(diǎn)和缺點(diǎn)，其中CDR方法由于不需要多倍于系統(tǒng)時(shí)鐘的采樣時(shí)鐘，因而系統(tǒng)功耗比較小，數(shù)字電路邏輯比較簡(jiǎn)單，然而模擬模塊設(shè)計(jì)復(fù)雜，數(shù)據(jù)同步所需時(shí)間比較長(zhǎng)。相對(duì)于CDR來(lái)說(shuō)，過(guò)采樣技術(shù)數(shù)據(jù)恢復(fù)速度快，模擬電路設(shè)計(jì)簡(jiǎn)單，但是，數(shù)據(jù)后繼處理電路相對(duì)復(fù)雜，功耗也較大。那么，有沒(méi)有什么方法可以綜合這兩種方法的優(yōu)點(diǎn)呢?本文提出了一種新的高速串行數(shù)據(jù)恢復(fù)方法。

1 系統(tǒng)設(shè)計(jì)
1．1 系統(tǒng)總體電路
    圖1是一種新型高速串行數(shù)據(jù)恢復(fù)電路框圖，此方法使用反饋通路來(lái)使本地時(shí)鐘能快速鎖定數(shù)據(jù)，該方法的抗干擾性尤其突出。

    由于發(fā)生系統(tǒng)和接收系統(tǒng)的系統(tǒng)時(shí)鐘間存在著誤差，再加上傳輸通路上介質(zhì)以及接收器本身的影響，使得信號(hào)的跳變沿存在嚴(yán)重的抖動(dòng)和偏移，這樣，接收端就必然需要一個(gè)本地時(shí)鐘和異步數(shù)據(jù)同步的過(guò)程，本文采用的方法就是把輸入信號(hào)通過(guò)PLL鎖定延時(shí)器件的時(shí)延特性，將數(shù)據(jù)分為三路，每一路比上一路延時(shí)四分之一個(gè)時(shí)鐘周期，然后使此三路信號(hào)分別被本地時(shí)鐘采樣并比較，以從中得出中路信號(hào)與本地時(shí)鐘相位之間的延時(shí)是超前還是滯后，之后再將超前滯后信息經(jīng)過(guò)譯碼邏輯變?yōu)橐淮?比特的控制信號(hào)給延時(shí)邏輯來(lái)調(diào)整時(shí)延，最終使數(shù)據(jù)與本地時(shí)鐘同步。
    [!--empirenews.page--]圖1中的延時(shí)邏輯電路可將串行輸入信號(hào)serial_in經(jīng)過(guò)延時(shí)邏輯后，得到三路具有不同時(shí)延的輸入信號(hào)；而采樣比較電路則可對(duì)此三路信號(hào)分別用本地時(shí)鐘進(jìn)行采樣，并通過(guò)比較三組數(shù)據(jù)來(lái)得出原輸入信號(hào)與地時(shí)鐘之間的相位關(guān)系；相位譯碼電路可將前面得到的信號(hào)與本地時(shí)鐘的相位關(guān)系進(jìn)行譯碼，并產(chǎn)生一個(gè)8比特的延時(shí)控制信號(hào)給延時(shí)邏輯電路，最后通過(guò)輸出電路將鎖定的ssl4信號(hào)和PLL電路參數(shù)的時(shí)鐘同時(shí)輸出。
    該電路設(shè)計(jì)沒(méi)有用PLL來(lái)產(chǎn)生一個(gè)4倍于發(fā)送端時(shí)鐘頻率的高速時(shí)鐘信號(hào)，而且此電路數(shù)據(jù)恢復(fù)速度快，數(shù)據(jù)即來(lái)即收，整個(gè)電路包括后繼功能電路都采用同一個(gè)時(shí)鐘，這使得系統(tǒng)電路設(shè)計(jì)十分簡(jiǎn)單、高效而且易于實(shí)現(xiàn)。
1．2 鎖相環(huán)及延時(shí)邏輯電路
    一般的過(guò)采樣時(shí)鐘恢復(fù)設(shè)計(jì)都是用模擬鎖相環(huán)來(lái)產(chǎn)生4倍于發(fā)送端系統(tǒng)時(shí)鐘頻率的高頻時(shí)鐘并以此來(lái)對(duì)數(shù)據(jù)進(jìn)行過(guò)采樣，這樣功耗大不說(shuō)，其模擬和相應(yīng)的數(shù)字模塊設(shè)計(jì)也比較復(fù)雜。而本文設(shè)計(jì)的反饋調(diào)節(jié)電路，利用的是鎖相環(huán)里壓控振蕩器中的延時(shí)單元電路的延時(shí)能力，這既沒(méi)有增加鎖相環(huán)的設(shè)計(jì)難度，又簡(jiǎn)化了數(shù)字處理邏輯，而且降低了系統(tǒng)功耗，其鎖相環(huán)及其壓控振蕩器的延時(shí)單元結(jié)構(gòu)框圖如圖2和圖3所示，圖4為其延時(shí)邏輯電路，其中數(shù)據(jù)首先經(jīng)過(guò)此延時(shí)邏輯電路后分為三路，再通過(guò)零延時(shí)邏輯電路、四分之一延時(shí)邏輯電路、二分之一延時(shí)邏輯電路得到三路相差四分之一延時(shí)的信號(hào)。其信號(hào)之間的延時(shí)關(guān)系如圖5所示。

[!--empirenews.page--]1．3 采樣比較電路
    采樣比較電路的時(shí)鐘可由鎖相環(huán)提供，其輸入為延時(shí)邏輯電路的輸出ssll、ssl4、ssl2等三路信號(hào)(如圖5所示)，時(shí)鐘每隔一個(gè)周期對(duì)這三路信號(hào)采樣一次并得到一組ss值，其中ss的值若為00l或110，則表示時(shí)鐘相對(duì)于信號(hào)超前，此時(shí)超前指示信號(hào)early置高；若ss的值為011或100，則表示時(shí)鐘相對(duì)于信號(hào)滯后，滯后指示信號(hào)delay置高；若ss的值為000或111，則表示時(shí)鐘與信號(hào)同步。ss為010或101的情況則不會(huì)出現(xiàn)，在時(shí)鐘的間隔周期內(nèi)，early和delay標(biāo)識(shí)都被置低。early和delay標(biāo)識(shí)輸出可給decoder模塊進(jìn)行后續(xù)處理。
1．4 相位譯碼電路
    相位譯碼電路的核心部件是一個(gè)3比特的計(jì)數(shù)器，其計(jì)數(shù)器初始值為4，每當(dāng)檢測(cè)到early信號(hào)為高時(shí)，計(jì)數(shù)器減一；當(dāng)檢測(cè)到delay信號(hào)為低時(shí)，計(jì)數(shù)器加一；其它情況，計(jì)數(shù)器保持不變。然后便可對(duì)此計(jì)數(shù)器進(jìn)行譯碼以得到一組8比特的控制字作為延時(shí)單元邏輯的輸出。此后，經(jīng)過(guò)反饋后的延時(shí)邏輯單元輸出的ssl4信號(hào)將快速與鎖相環(huán)鎖定，并把同步后的信號(hào)和時(shí)鐘作為CDR的輸出送給后繼邏輯。

2 仿真分析
    作者對(duì)該電路的設(shè)計(jì)進(jìn)行了仿真分析，結(jié)果顯示，在計(jì)數(shù)器s的初始值為4時(shí)，經(jīng)過(guò)兩次early的調(diào)節(jié)后，s變?yōu)?，此時(shí)的信號(hào)和時(shí)鐘達(dá)到同步。經(jīng)過(guò)多次以不同輸入數(shù)據(jù)及不同輸入數(shù)據(jù)的延時(shí)仿真證明，本方案能在小于8個(gè)系統(tǒng)時(shí)鐘內(nèi)達(dá)到同步。

3 結(jié)束語(yǔ)
    本文提出了一個(gè)用于高速串行總線接口的時(shí)鐘恢復(fù)電路，它采用改進(jìn)的過(guò)采樣技術(shù)，并配合已有的鎖相環(huán)資源和反饋調(diào)節(jié)技術(shù)來(lái)實(shí)現(xiàn)信號(hào)與本地時(shí)鐘的同步。該電路結(jié)構(gòu)簡(jiǎn)單、面積小、功耗低，可用于USB2．0接口電路的設(shè)計(jì)中。芯片可采用中芯國(guó)際0．13納米CMOS工藝投片生產(chǎn)。