O 引 言
    脈沖壓縮技術是指雷達發(fā)射出寬脈沖信號，在接收端，回波寬脈沖信號通過處理后得到窄脈沖的實現(xiàn)過程。它有效地解決了雷達的作用距離和距離分辨力之間的矛盾，可以在不損失雷達威力的前提下提高雷達的距離分辨力，是雷達系統(tǒng)中廣泛采用的一種比較成熟的技術。隨著數(shù)字技術和大規(guī)模集成電路技術的飛速發(fā)展，采用數(shù)字技術實現(xiàn)脈沖壓縮越來越顯示出優(yōu)越性。數(shù)字脈壓在實現(xiàn)濾波的同時，可以方便地實現(xiàn)旁瓣抑制加權處理，既可以有效地縮小脈壓系統(tǒng)的設備量，又具有高穩(wěn)定性和可維護性，進一步提高了系統(tǒng)的可編程性能，是現(xiàn)代脈壓系統(tǒng)發(fā)展的趨勢，特別是高性能DSP(數(shù)字信號處理器)的不斷推出，為進一步提高數(shù)字脈壓系統(tǒng)的性能和集成度提供了可能。脈沖壓縮信號有多種形式，目前采用最多的是線性調頻信號和相位編碼信號，本文選用ADI公司的新一代高性能DSP芯片ADSP-TS202，實現(xiàn)線性調頻信號的高速、高精度數(shù)字脈沖壓縮。

1 脈沖壓縮
    脈沖壓縮器的設計實際上就是匹配濾波器的設計。設發(fā)射信號為s(t)，根據(jù)匹配濾波理論，匹配濾波器的沖擊響應為h(t)=s*(t0—t)，匹配濾波器輸出為y(t)=s(t)*h(t)。數(shù)字信號處理時，脈壓過程就是通過對回波序列s(n)與匹配濾波器的脈沖響應序列h(n)求線性卷積實現(xiàn)。則數(shù)字匹配濾波器的輸出：

式(1)的方法叫做時域相關法。根據(jù)傅里葉變換理論，時域卷積等效于頻域的乘積，故(1)式可以采用FFT(快速傅立葉變換)和IFFT(快速逆傅立葉變換)在頻域實現(xiàn)，這種方法稱為頻域FFT法。用公式表示為：

根據(jù)匹配濾波理論，F(xiàn)FT[h(n)]=FFT[s*(-n)]=S*(k)。設接收的回波信號為x(t)，用頻域FFT法實現(xiàn)脈壓的具體過程如下：先對接收信號A／D采樣后得到x(n)，再對信號x(n)進行FFT變換得到X(k)，X(k)與發(fā)射信號s(t)的采樣序列s(n)的FFT的復共軛S*(k)相乘，然后再對乘積作IFFT而獲得時域脈壓結果。由于S*(k)可以預先算出存入DSP的RAM空間里，每次運算時，只需讀出RAM中的數(shù)值即可進行運算，在對脈壓作加窗處理時，僅需事先將窗函數(shù)W(k)與S*(k)的乘積H(k)=S*(k)·W(k)存入RAM中即可，不會額外增加存儲量及運算量。脈沖壓縮的點數(shù)比較大時，頻域FFT法的處理速度要比時域相關法快很多，下面討論用頻域FFT法實現(xiàn)高速數(shù)字脈沖壓縮，文中的脈沖壓縮就是基于圖1的原理實現(xiàn)的。

2 數(shù)字脈壓系統(tǒng)的實現(xiàn)
2．1 芯片介紹
    ADI公司生產的ADSP-TS202是一款性能極高的靜態(tài)超標量處理器，具有兩個計算塊，每計算塊均有一個加法器、一個乘法器、一個移位單元，并具有專門的IALU進行地址產生和程序指針管理，每指令周期最多可并行執(zhí)行四條指令。片上存儲空間高達12Mbit，四條相互獨立的128 bit寬度的內部數(shù)據(jù)總線。該處理器可以將多種不同寬度存儲單元與雙運算模塊相結合處理，最高工作頻率500MHz。利用其獨特的單指令多數(shù)據(jù)流技術，可以提供40億次40bitMAc運算或者10億次80bitMAC運算。
    ADSP-TS202內的IALU提供了位反序尋址和循環(huán)緩沖尋址等操作，乘法器提供了“定點復數(shù)共軛相乘”指令，即當操作數(shù)為兩個復數(shù)a，b時，該指令產生a×b*的結果。利用該指令能使IFFT與FFT共用同一組旋轉因子，這樣既節(jié)省了內存開銷，又避免了傳統(tǒng)方法中取共軛、排序等耗時的操作；該乘法器還提供了“定點雙寄存器乘法”指令，這些特點使得ADSP-TS202特別適用于基于FFT的數(shù)字信號處理。
2．2 系統(tǒng)結構和硬件設計[!--empirenews.page--]
    圖2是數(shù)字脈沖壓縮系統(tǒng)的結構框圖。零中頻的正交解調信號F(t),Q(t)用A／D轉換成數(shù)字信號，A／D轉換時，必須對每個取樣值進行截尾或舍入，會引入量化誤差，當采樣位數(shù)大于12bit時，量化誤差對波形的影響可以忽略。為了保證采樣精度，系統(tǒng)選擇雙端口、14位精度的A／D轉換器芯片AD9604，該芯片有70dB的SNR，兩個通道之間的干擾隔離95dB。為了保證計算精度，進行脈沖壓縮時我們采用浮點數(shù)據(jù)格式進行計算，數(shù)據(jù)經A／D采樣后用硬件實現(xiàn)定點浮點轉換(軟件實現(xiàn)耗時較長)，存儲在FPGA內的Block select RAM，I、Q兩路對應點組成一個64bit的浮點復數(shù)數(shù)據(jù)，每64bit稱為一個字(word)，按照100Mword／S(DSP的系統(tǒng)時釗ffSCLK=lOOMHz)的速度通過DMA方式把數(shù)據(jù)從FPGA轉入SSP內。把Block Select RAM配置為雙口RAM，可實現(xiàn)數(shù)據(jù)采樣結束即可完成轉存。算法實現(xiàn)時，窗函數(shù)與旋轉因子均可預先存儲在DSP內的DRAM中，脈壓完成后，通過TS202的LINK口把數(shù)據(jù)輸出給下一級信號處理系統(tǒng)，LINK口的傳輸也采用DMA的方式進行，這樣既不干擾DSP的內核運行，又容易控制。

2．3 軟件設計
    TS202的軟件設計主要包括初始化程序，外部中斷響應程序和DMA中斷響應程序，其中DMA中斷響應程序是核心。初始化程序完成TS202的初始化，包括總線設置，中斷響應設置，LINK口傳輸模式設置，F(xiàn)LAG設置等。FPGA完成數(shù)據(jù)格式轉換后產生一個外部中斷給DSP，DSP DSP響應外部中斷并調用外部中斷響應程序，其功能是通過DMA通道把數(shù)據(jù)讀入DSP的內存。數(shù)據(jù)讀取完畢后，產生一個DMA中斷，DSP響應該中斷并調用DMA中斷響應程序，其主要功能是進行FFT、IFFT等運算，完成脈沖壓縮，并設置好LINK口DMA通道的控制寄存器，將脈壓后的數(shù)據(jù)輸出。圖3是整個程序的流程圖。

2．4 系統(tǒng)測試
    雷達前端接收機接收一一個脈沖重復周期200us的線性調頻脈沖串信號，每一個脈沖的采樣點數(shù)為1080，補零到2048點，每一個采樣點都配置成32bit的復數(shù)(實部、虛部各32bit)進行脈沖壓縮處理。數(shù)據(jù)由FPGA向DSP內存轉存數(shù)據(jù)的理論時間是20．48us，實際用時21．63us：ADSP-TS202完成2048點浮點復數(shù)FFT需要20667時鐘周期，IFFT同樣需要20667時鐘周期，完成加窗的濾波器系數(shù)乘法需要5400個時鐘周期，當DSP芯片工作在500MHz時，則完成脈壓的總時長為：(20667*2+5400)／500=93．47us；脈沖壓縮處理后的數(shù)據(jù)以4位方式由LINK口輸出至下一級DSP進行后續(xù)處理，LINK口時鐘設置為500MHz，在LINK口時鐘的上升沿和下降沿對數(shù)據(jù)進行鎖存和驅動(所謂雙倍數(shù)據(jù)率)，一次脈壓結果的輸出需要2048×64÷(500×2×4)=32．78us。為了節(jié)省時間，數(shù)據(jù)輸出可以和數(shù)據(jù)輸入重疊起來進行，相鄰兩次的數(shù)據(jù)脈壓互不影響，這一次脈壓結果的輸出可以在下一次數(shù)據(jù)輸入的同時進行，數(shù)據(jù)輸入和輸出均采用DMA方式進行，不影響DSP內核的運行。數(shù)據(jù)輸入至DSP和脈壓完成共需要2 O．4 8+(20667*2+5400)／500=114us<200us，滿足實時性要求。[!--empirenews.page--]
    系統(tǒng)采用14bit的AD采樣，32bit浮點數(shù)字處理，使得有限字長效應可以忽略不計，F(xiàn)FT程序計算結果可以達到的精度，IFFT程序可以達到的精度，脈沖壓縮結果的精度可以達到?？梢钥吹?，本脈沖壓縮系統(tǒng)實現(xiàn)了高速、高精度的脈沖壓縮，無論在脈壓結果還是在實時性上都能滿足設計要求。

3 結束語
    基于TS202的數(shù)字脈沖壓縮系統(tǒng)，所需外圍器件少，電路設計簡單，在以其為核心的處理機硬件平臺上通過程序設計，進行FFT／IFFT運算及加權處理，可實現(xiàn)高速雷達信號的頻域脈沖壓縮處理。此外，這種通用結構可使用于很多高速實時處理的應用場合，具有廣泛的推廣應用價值。