ADC板的設計從通道上來劃分的話，可以分為單通道ADC板和多通道ADC板，除去有效位數(shù)、動態(tài)范圍、最大采樣率以及輸入帶寬等一些基本參數(shù)以外，多通道ADC板相對于單通道ADC板來說，往往還要衡量通道間幅度一致性和通道間相位一致性，這也正是多通道ADC板設計的一個難點。為了滿足四路ADC之間通道間幅度一致性和通道間相位一致性的指標要求，首先需要將四路ADC芯片的采樣時鐘做到盡可能同步，實現(xiàn)四路ADC芯片對輸入中頻信號的同步采集。為此，本設計采取了把外部輸入采樣時鐘通過同一時鐘驅(qū)動芯片分發(fā)后送給四路ADC芯片作為同步采樣時鐘的方式，在時序上保證了四路ADC芯片采樣時鐘的同步。

　　時鐘分發(fā)單元電路設計

　　時鐘分發(fā)單元需要差分時鐘輸入，而外部輸入時鐘信號為單端信號，因此外部時鐘在進入時鐘分發(fā)單元之前首先需要進行單端信號到差分信號的轉換，此處采用MAX9321BEUA芯片完成了把外部輸入單端時鐘轉變?yōu)椴罘謺r鐘的功能。時鐘分發(fā)單元采用MC100LVEP111FA芯片，此芯片為1：10路低偏移差分時鐘驅(qū)動芯片，各引腳之間的輸出到輸出偏移典型值僅為20ps，并且所產(chǎn)生的抖動非常小。通過此芯片理論上實現(xiàn)了四路ADC芯片采樣時鐘的同步。時鐘分發(fā)單元的具體原理圖如圖2所示。

　　圖2 時鐘分發(fā)單元原理圖

　　可調(diào)時鐘延遲單元電路設計

　　由于芯片制造工藝以及實際電路板設計等各種客觀因素的存在，外部時鐘實際到達四路ADC芯片的時間相差可能大于理論值，造成了四路ADC采樣時鐘滿足不了同步的要求，進而影響四路ADC芯片間的通道間幅度一致性和通道間相位一致性。為此，在每一路采樣時鐘到達ADC芯片之前增加了可調(diào)時鐘延遲單元?？烧{(diào)時鐘延遲單元可以調(diào)節(jié)每一路時鐘信號的延遲時間，修正四路ADC采樣時鐘之間的相對延遲，從而實現(xiàn)了四路ADC采樣時鐘的同步。其中一路可調(diào)時鐘延遲單元的原理圖如圖3所示。

　　圖3 可調(diào)時鐘延遲單元原理圖

　　上述可調(diào)時鐘延遲單元采用了MC100EP195FA芯片，該芯片是可編程延時單元，可以選擇10ps為延遲時間單位遞增，最大延遲時間可達到 10ns。具體來說就是通過對此芯片配置不同的D［9:0］值，得到不同的延遲時間。通過調(diào)節(jié)時鐘延遲單元可以保證四路ADC采樣時鐘的同步采集。時鐘延遲單元部分的延遲時間配置值。

　　本文設計的四通道ADC已經(jīng)得到成功使用，實際所測通道間幅度一致性小于0.5dB；通道間相位一致性小于5。ADC的有效位數(shù)為9.8bit，滿足了設計的需求。本文提供了一種多通道ADC設計的思想，為滿足通道間幅度一致性和通道間相位一致性的要求，需要各通道ADC采樣時鐘的同步。實際證明，采用時鐘延遲單元是一種保持多通道采樣時鐘同步的簡單易行的方式。