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全棧芯片工程師

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  • 【Innovus】總結(jié)了十條消除DRC和Antenna的方法

    密密麻麻的線,像高架橋一樣,不能交叉,還要保證留夠?qū)挾群烷g距。有時候APR工具并不是那么智能,需要人工干預(yù)才能達到滿意的效果。下面總結(jié)了工作中遇到的Route后DRC、Antenna等問題的幾個解決方法。第一步,不修antenna,降低Timing的優(yōu)化強度,關(guān)掉SI,進行det...

    公眾號精選
    2021-11-11
  • Library Compiler .lib轉(zhuǎn).db

    SynopsysDCK2015.06及以后版本不再支持.lib轉(zhuǎn).db功能,而Foundry提供定制SRAM的MemoryCompiler通常只能生成.lib文件,因此需要用從SynopsysDC工具獨立出來的LibraryCompiler工具將.lib文轉(zhuǎn)為.db文件。Syno...

  • 低通濾波器的FIR的設(shè)計

    ???基于FPGA低通濾波器FIR的設(shè)計1濾波器的特征參數(shù)介紹圖1低通濾波器特征參數(shù)????如圖1所示,低通濾波器的通帶截止頻率為ωp,通帶容限為α1,阻帶截止頻率為ωs,阻帶容限為α2。通帶定義為|ω|≤ωp,過渡帶定義為ωp

  • IIR數(shù)字濾波器的設(shè)計

    基于FPGAIIR數(shù)字濾波器的設(shè)計IIR(InfiniteImpulseResponse)無線脈沖響應(yīng)濾波器。系統(tǒng)傳遞函數(shù)為:系統(tǒng)的差分方程可寫為:IIR優(yōu)缺點:1)在相同的幅頻條件下,濾波器階數(shù)比FIR濾波器低。2)IIR濾波器占用的硬件資源比較少(相比FIR濾波器)。3)不具...

  • 【剖析】傅里葉變換、拉普拉斯變換、Z變換

    為什么要讀書?為什么要讀書?書本里,有幾千年的哲學(xué)觀點、有幾百年的科學(xué)規(guī)律、幾十年的技術(shù)總結(jié)。多讀書,可以幫助看明白這個世界,看明白人。時域、頻域、s域、z域大學(xué)《信號與系統(tǒng)》講了四種域:時域、頻域、s域、z域。本質(zhì)上,頻域、s域、z域,都是從時域變換到頻域。時域:連續(xù)信號:x(...

  • CMOS圖像傳感器--HDR模式

    HDR傳感器的設(shè)計工程師是一群特別的“藝術(shù)畫家”。他們以實驗室為畫室,以相機鏡頭為畫布,而用芯片調(diào)配出最豐富的色彩。當(dāng)我們拍攝一幅明暗懸殊的畫面時,鏡頭捕捉的圖像往往會與親眼所見的景象相差甚遠。而這些“藝術(shù)畫家”的作品——HDR技術(shù)則能夠幫我們留住更加真實的畫面。?也許你早就使用...

    公眾號精選
    2021-11-11
  • 【剖析】傅里葉變換、拉普拉斯變換、Z變換(二))

    【剖析】傅里葉變換、拉普拉斯變換、Z變換接著上文聊,我們知道在s域上,虛軸上不同的點對應(yīng)不同的頻率,而z域上單位圓與s域虛軸對應(yīng),可見,z域單位圓上不同的點,代表了不同的頻率。對于z域的傳遞函數(shù)的零極點,也有和s域零極點類似的結(jié)論:規(guī)律1:如果在單位圓上有零點,則在零點所對應(yīng)的頻...

  • 帶隙基準(zhǔn)電壓(四)-自啟動電路

    帶隙基準(zhǔn)電壓(三)-運放結(jié)構(gòu)帶隙基準(zhǔn)電壓(二)-運放結(jié)構(gòu)帶隙基準(zhǔn)電壓-Bandgap接上面三篇文章繼續(xù)聊BandGap:經(jīng)典Banba結(jié)構(gòu)帶隙基準(zhǔn)電路,該電路由三部分組成。1.Startuppart,啟動電路主要由MSA、MSB、MSC三個管子組成。2.Two-stageAmpl...

  • 芯片設(shè)計之CDC異步電路(五)

    芯片設(shè)計之CDC異步電路(四)芯片設(shè)計之CDC異步電路(三)芯片設(shè)計之CDC異步電路(二)芯片設(shè)計之CDC異步電路(一)1?????CDC常見錯誤1.1?????Reconvergence1.1.1??????single_source_reconvergence結(jié)構(gòu):同一個信號...

  • 詳解SPI協(xié)議

    SPI是SerialPeripheralInterface的簡稱,是由Motorola公司推出的一種高速、全雙工的總線協(xié)議,可以實現(xiàn)一對一、一對多芯片通信。SPI接口信號SPI由SCLK、CS/SSEL、MOSI,MISO四根線組成,SCLK,時鐘信號,時鐘頻率即SPI速率,和S...

    公眾號精選
    2021-11-11
  • 標(biāo)準(zhǔn)單元庫設(shè)計(二)

    Cellsingenericlibrary1.?Basicgates(AND,OR,NAND,NOR,INV,EXOR,EXNOR)2.?MUX3.?HA,FA4.?Specialcells(Fillers,Tapcells,EndCap,DeCaps)5.?TieCells6....

    公眾號精選
    2021-11-11
  • 標(biāo)準(zhǔn)單元庫設(shè)計(三)

    SpecialcellsTapcells●?Tapcellsareusedtoprovidesubstrateconnection.●?Theyareusedtoavoidlatch-up.●?Theyconnectn-welltoVDDandp-subtoVSS.●?Theya...

    公眾號精選
    2021-11-11
  • 如何大幅提升Virtuoso仿真效率?正確答案在此,快來抄作業(yè)!

    這是我們EDA云實證的第四期。本期實證的主角是——Virtuoso。半導(dǎo)體行業(yè)中使用范圍最廣的EDA應(yīng)用之一。1991年Virtuoso技術(shù)正式發(fā)布,最初作為掩模設(shè)計師的版圖工具,是Opus平臺的一部分,主要功能包括電路設(shè)計與仿真、版圖設(shè)計、設(shè)計驗證,以及模擬/數(shù)字混合設(shè)計等。近...

  • Verilog二維數(shù)組作為輸入輸出端口可以嗎

    先說答案:不行。通常,reg[7:0]?mem[1:0]這種寫法是作為內(nèi)部二維寄存器使用的,比如定義一個1KB的存儲器,可以用reg[7:0]?memory[0:1023],或者reg[7:0]?memory?[1023:0]。那二維數(shù)組作為輸入輸出端口可以綜合不?做個小實驗,簡...

  • 詳解NLDM/CCS?library?model

    隨著工藝節(jié)點下降到65nm以后,傳統(tǒng)的NLDMmodel不再精確,Synopsys提出了基于電流源模型的CompositeCurrentSource(CCS),集timing/power/noise于一體,精確度更高,與SPICE的誤差可以達到±2%。什么是TimingModel...

    公眾號精選
    2021-11-11