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[導讀]1.?NAND的歷史2020年5月17日的會議(Tutorial)“PARTI-3DNAND”中,首位出場的是鎧俠(原東芝存儲半導體)的NoboruShibata先生,他在主題為《HistoryandFutureofMulti-Level-CellTechnologyin2Dan...


1.? NAND的歷史


2020年5月17日的會議(Tutorial)“PART I - 3D NAND”中,首位出場的是鎧俠(原東芝存儲半導體)的Noboru Shibata先生,他在主題為《History and Future of Multi-Level-Cell Technology in 2D and 3D Flash Memory》的演講中,說明了NAND的歷史,如下圖1。
3D NAND Flash技術(shù)的發(fā)展圖1:NAND存儲密度增加的趨勢
Noboru Shibata先生以NAND的字位(Bit)為焦點,如上圖1展示了2字位(MLC)、3字位(TLC)、4字位(QLC)分別對應了何種細微性、何種存儲容量的芯片。
在2009年(32納米)以后,存儲半導體密度的增長趨勢呈現(xiàn)了一時的放緩現(xiàn)象,自2016年開始轉(zhuǎn)向3D趨勢,且趨勢越來越明顯。因此,人們普遍期待未來3D化的NAND將會繼續(xù)擴大存儲的密度。
Shibata先生的演講之后,WD的Yan Li先生做了題目為《3D NAND Architecture and its Application》的演講,其中提到31年來NAND的細微化全過程。如下圖2所示。
3D NAND Flash技術(shù)的發(fā)展圖2:NAND存儲密度增加的趨勢
1987年在IEDM上公布的NAND的細微化為1um。此次的發(fā)言者應該是NAND的發(fā)明人—舛岡富士雄先生(筆者推測),在次年的1988年,以1um生產(chǎn)出了4M bit的NAND,1992年以0.7um發(fā)布了16M bit。自此,東芝的NAND業(yè)務開始正式啟動。
后來,隨著細微化、高度集成化的發(fā)展,2014年以1Znm(應該是15納米)發(fā)布了128Gbit的NAND。但是,后來由于發(fā)生了近鄰存儲單元(Memory Cell)之間的串擾(Cross Talk)問題,放棄了2D的細微化,自2015年開始轉(zhuǎn)入(Paradigm Shift)3D時代。而且,除了細微化,還開始了在縱向堆積更多層數(shù)的“多層化”發(fā)展。
這種多層化以48層、64層、96層(約1.5倍)的形式發(fā)展,可以推測,下一步應該是1.2倍的112層。

2.? 各3D NANA廠家的現(xiàn)狀


會議(Tutorial)“PART I - 3D NAND”的第三位演講者是Applied Materials(AMAT)的Tomohiko Kitajima先生,演講題目為《Materials and process technology driven 3D NAND Scaling beyond 200 pairs》。在這篇演講中Tomohiko Kitajima先生簡明地分析、比較了各家NAND廠商的現(xiàn)狀,且說明了未來的技術(shù)藍圖。這篇演講,為理解3D NAND,很有幫助,且演講者在過程中反復展示了視頻說明。下面筆者簡單介紹其中一部分。
下圖3是各家廠商生產(chǎn)的3D NAND的所有斷面SEM圖,此外,圖4是各家廠商的最新的3DNAND的SEM照片與構(gòu)造??吹竭@兩幅圖,筆者感覺很震驚、很有價值。
3D NAND Flash技術(shù)的發(fā)展圖3:各半導體廠家的3D NAND的斷面SEM照片
3D NAND Flash技術(shù)的發(fā)展圖4:各半導體廠家的最新的3D NAND的比較

3.? 行業(yè)先驅(qū)--三星(Samsung Electronics)直面的問題


下面我們再看下一圖3,僅從這一張圖我們就可以看到各家集團公司的技術(shù)、戰(zhàn)略、面臨的問題等信息。
三星(Samsung Electronics)正在推進24層、32層、48層、64層、92層以及3D的的多層化發(fā)展,由于中國西安工廠大量生產(chǎn)并最先開始出貨的是48層,因此可以判斷24層、32層是樣品交貨。三星是最先開始出貨48層產(chǎn)品的,且已經(jīng)發(fā)售64層產(chǎn)品,因此可以斷言三星控制了48層和64層的市場。
業(yè)界普遍認為三星競爭力的來源在于縱橫比(Aspect Ratio、AR)較大的內(nèi)存孔(Memory Hole)的干蝕刻技術(shù)(Dry Etching)。三星通過與Lam Research共同研發(fā),開發(fā)了AR較大的HARC(High Aspect Ratio Contact)蝕刻設(shè)備與技術(shù),遠遠領(lǐng)先于其他公司。
此外,在64層的下一代產(chǎn)品上,三星“摔了一個大跟頭”,盡管其他公司已經(jīng)開始生產(chǎn)96層,只有三星在生產(chǎn)這種處于中間位置的92層的產(chǎn)品。此外,從斷面圖的高度來看,三星的92層縱向高度明顯比其他公司的96層低了很多。
主要原因如下:鎧俠與WD等其他公司的96層是利用兩個48層堆疊而成的,然而僅有三星采用了一次性加工的方式、進行內(nèi)存孔(Memory Hole)的HARC蝕刻。
也就是說,AR越大,HARC蝕刻的難度也越大。具體而言,蝕刻速度會呈現(xiàn)指數(shù)級的降低,且會發(fā)生各種異常情況,如很難控制內(nèi)存孔(Memory Hole)的方差。
為此,三星將縱向的層數(shù)做成92層(比其他公司少了4層),進一步將存儲單元(Memory Cell)朝縱向收縮,盡量把HARC的AR做得更小。據(jù)推測,三星的92層的產(chǎn)品良率十分低。
盡管如此,三星在2019年11月19日公布說,新一代的128層也會采用一次性加工的方式進行生產(chǎn)。筆者認為,與其拘泥于一次性加工的生產(chǎn)方式,不如再研發(fā)其他新的生產(chǎn)方式,因此三星的未來堪憂。

4.? 鎧俠和WD生產(chǎn)的96層產(chǎn)品


與由于對HARC蝕刻技術(shù)懷有較大的信心而“摔了跟頭”的三星不同,鎧俠和WD通過96層產(chǎn)品統(tǒng)領(lǐng)了全球市場。根據(jù)筆者從供應鏈等處得到的信息來看,在2019年時間點的第四季度,日本四日市工廠的96層的稼動產(chǎn)能是三星的3倍-4倍。
那么,為什么鎧俠和WD可以在96層上獲得成功呢?
在64層之前,鎧俠和WD在HARC蝕刻技術(shù)方面,都遠遠落后于三星。因此,他們盡早地將堆疊兩個48層應用到了96層上。
從圖3 來看,就96層而言,三星以外的其他廠家都分為Lower和Upper。在這種雙層堆疊方式形成96層的情況下,很難將12英寸晶圓完美地與將近約2兆個內(nèi)存孔(Memory Hole)貼合。據(jù)推測,即使在四日市工廠,也曾因為這個問題而導致產(chǎn)品的良率低下。
此外,自2019年夏季開始,行業(yè)的趨勢就變化了。筆者從就職于鎧俠的朋友得知,“如果要我們堆疊500層,我們也可以做到”!就內(nèi)存孔(Memory Hole)貼合的技術(shù)而言,筆者推測他們應該是取得了某種技術(shù)突破(Breakthrough)。此外,據(jù)筆者調(diào)查的各家NAND廠家的稼動產(chǎn)能而言,如上文所述,四日市工廠的96層,具有壓倒性的規(guī)模。
下面我們再看一下圖3,Intel&Micron在64層以后,采用了雙層堆疊的方式。此外,海力士是自72層以后(不是64層),采用雙層堆疊的方式。
此外,比較一下各家的雙層堆疊方式,我們可以看出,鎧俠和WD的Lower、Upper的分界線十分明顯。因此筆者推測,鎧俠和WD為解決內(nèi)存孔的貼合問題,在Lower、Upper之間植入了某種特殊的構(gòu)造。筆者認為,正是這種特殊的構(gòu)造技術(shù)使鎧俠和WD的雙層堆疊的良率大幅度提高、產(chǎn)能遠超三星,且順利地生產(chǎn)96層。
三星由于對HARC蝕刻技術(shù)過度自信,導致“栽了跟頭”,但是,鎧俠和WD及時地放棄了一次性加工的生產(chǎn)方式,所以成功了生產(chǎn)了96層的雙層堆疊方式。這讓人想起了2020年1月23日逝去的哈佛商業(yè)學院的Clayton M. Christensen教授提出的“創(chuàng)新的困境(Innovation Dilemma)”。

5.? 各廠家的最新3D NAND


下面我們看看下圖5,即比較了各家廠商的最新3D NAND。此處最引人注目的是中國的紫光集團旗下的長江存儲(YMTC,原XMC)的3D NAND。
3D NAND Flash技術(shù)的發(fā)展圖5:比較各家廠商的最新3D NAND
2016年3月,YMTC突然宣布要進軍3D NAND。YMTC 以較高的薪資待遇匯集了大批的日本、臺灣、韓國等地的半導體技術(shù)人員,首先致力于32層的研發(fā)。僅僅用了一年的時間就成功研發(fā)了32層的產(chǎn)品,且跳過48層直接開始研發(fā)64層。同時,2019年9月17日,YMTC成功量產(chǎn)了64層。
就YMTC的64層產(chǎn)品而言,控制數(shù)據(jù)讀取、寫入的CMOS線路由一種不同于存儲單元(Memory Cell)的晶圓制造而成,分別通過Bonding工藝進行貼合。
為了擴大單個芯片的存儲密度,一般采用的是將CMOS線路放在存儲單元下部的CUA結(jié)構(gòu)(CMOS Under Array),實際上,Intel&Micron和海力士正是采用的這種模式。但是,YMTC的Xtacking則采用不同的鍵合工藝!
在2019年第四季度時間點,YMTC的64層稼動產(chǎn)能不足2萬個,但是,在2020年4月12日,YMTC發(fā)布說,成功研發(fā)了128層的、1.33Terabit、QLC的3D NAND。未來,3D NAND的“風向標”可能要發(fā)生變化了。

6.? 3D NAND的技術(shù)藍圖(Roadmap)


一場出人意料的新冠肺炎促使了遠程辦公、在線授課、在線診療等網(wǎng)上業(yè)務的發(fā)展。IMW2020也是在線召開的。結(jié)果,導致了數(shù)據(jù)中心(Data Center)的需求暴增,用于服務器的NAND的需求也呈現(xiàn)了爆發(fā)式增長。
因此,人們對于3D NAND的高密度化的期待越來越高。其研發(fā)的R
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