三星距離臺積電又近了一步！據(jù)外媒最新報道，三星宣布3nm制程技術(shù)已經(jīng)正式流片。

報道顯示，三星3nm制程采用的是GAA架構(gòu)，從性能角度來說，要勝于臺積電3nm采用的FinFET架構(gòu)。但由于采用的是GAA架構(gòu)而非FinFET架構(gòu)，因此三星需要新的設(shè)計和認(rèn)證工具，從而采用了新思科技的Fusion Design Platform，目的在于加速為GAA架構(gòu)的生產(chǎn)流程提供高度優(yōu)化的參考方法。

據(jù)三星介紹，3nm與5nm制造工藝相比，3nm GAA技術(shù)的邏輯面積效率提高了35％以上，功耗降低了50％，性能提高了約30％。

三星代工設(shè)計技術(shù)團(tuán)隊副總裁Sangyun Kim表示：“三星代工是推動下一階段行業(yè)創(chuàng)新的核心，我們不斷進(jìn)行基于工藝技術(shù)的發(fā)展，以滿足專業(yè)和廣泛市場應(yīng)用不斷增長的需求。我們最新的、先進(jìn)的3nm GAA工藝受益于我們與新思科技的廣泛合作，F(xiàn)usion Design Platform加速準(zhǔn)備以有效實現(xiàn)3nm工藝的承諾，證明了這些關(guān)鍵聯(lián)盟的重要性和好處?！?/span>

當(dāng)然，引起業(yè)內(nèi)廣泛關(guān)注的不止是3nm制程帶來的性能提升，還有三星在GAA架構(gòu)上的大膽嘗試。為什么三星會采用GAA架構(gòu)，而不跟隨臺積電走FinFET的道路呢？

眾所周知，半導(dǎo)體工藝制程在進(jìn)入32nm以下的節(jié)點后每一步都充滿艱辛，科學(xué)家和工程師們在過去的數(shù)年間也發(fā)明了各種各樣的增強(qiáng)技術(shù)來對抗繼續(xù)微縮尺度所帶來的不確定性，但量子效應(yīng)始終是攔在先進(jìn)制程路上的攔路虎。如今已經(jīng)進(jìn)入7nm、5nm時代，如果要進(jìn)一步向更小尺寸的工藝節(jié)點前行的話，又有新的麻煩。

現(xiàn)有半導(dǎo)體制造的主流工藝大都采用“鰭片晶體管”也就是FinFET技術(shù)進(jìn)行，它成功地延續(xù)了22nm以下數(shù)代半導(dǎo)體工藝的發(fā)展。從技術(shù)發(fā)展角度來看，平面晶體管在尺寸縮小至22nm后，漏電流控制將變得很困難。這是因為“勢壘隧道效應(yīng)”導(dǎo)致了電流泄露。

所謂“勢壘隧道效應(yīng)”是指雖然源極和漏極被絕緣的物體隔開無法導(dǎo)通，但是在絕緣層越來越薄之后，源極和漏極之間的距離也越來越近，最終兩者過于靠近，稍微施加電壓就會使得電子以概率的方式穿透絕緣層到達(dá)另外一端，這就帶來了漏電流和功耗問題。解決問題的方法就是FinFET，也就是將漏極和源極“立起來”，柵極再垂直構(gòu)造，形成了經(jīng)典的FinFET“鰭片”結(jié)構(gòu)。這種經(jīng)典的結(jié)構(gòu)不但在很大程度上增厚了絕緣層、解決了平面晶體管的隧道效應(yīng)，還為柵極帶來了更多有效的接觸面，使得電流阻礙降低，發(fā)熱也隨之下降。

從22nm時代開始，F(xiàn)inFET就成為各家廠商用于縮小晶體管尺寸的法寶。不過再好的法寶也有失效的一天。隨著晶體管尺度向5nm甚至3nm邁進(jìn)，F(xiàn)inFET本身的尺寸已經(jīng)縮小至極限后，無論是鰭片距離、短溝道效應(yīng)、還是漏電和材料極限也使得晶體管制造變得岌岌可危，甚至物理結(jié)構(gòu)都無法完成。

一個典型的例子就是，在5nm之后，F(xiàn)inFET幾乎已經(jīng)達(dá)到了物理極限，其不斷拉高的深度和寬度之比（為了避免短溝道效應(yīng)，鰭片的寬度應(yīng)該小于柵極長度的0．7倍），將使得鰭片難以在本身材料內(nèi)部應(yīng)力的作用下維持直立形態(tài)，尤其是在能量更高的EUV制程導(dǎo)入之后，這樣的狀況會更為嚴(yán)重，甚至光子在如此小的尺度下將呈現(xiàn)量子效應(yīng)從而帶來大量的曝光噪音，嚴(yán)重影響了產(chǎn)品的質(zhì)量和性能。另外，柵極距過小將帶來不可控的情況。

以英特爾工藝為例，14nm制程下，柵極距是70nm，10nm工藝下柵極距是54nm。柵極距隨著工藝演進(jìn)而不斷縮小，IMEC的模擬顯示，柵極距在現(xiàn)有FinFET技術(shù)下的極限是42nm，制程達(dá)到5nm甚至3nm時，柵極距還會縮小，當(dāng)小于42nm時，人們引以為傲的FinFET將無法繼續(xù)使用下去。

當(dāng)FinFET在5nm以下的技術(shù)節(jié)點包括3nm、1.5nm上出現(xiàn)各種問題，甚至徹底失效的時候，人們應(yīng)該如何制造晶體管密度更高、單個晶體管典型尺寸更小的芯片呢？這也是為什么此次三星采用了GAA架構(gòu)推進(jìn)3nm制程的原因。

所謂的GAA架構(gòu)，是一個周邊環(huán)繞著Gate的FinFET架構(gòu)，依照專家的觀點，GAA架構(gòu)的晶體管能夠提供比FinFET更好的靜電特性，可滿足某些柵極寬度的需求。而這主要表現(xiàn)在同等尺寸結(jié)構(gòu)下，GAA的溝道控制能力得以強(qiáng)化，藉此給予尺寸進(jìn)一步微縮提供了可能性。相較傳統(tǒng)FinFET的溝道僅 3 面被柵極包覆，GAA若以奈米線溝道設(shè)計為例，溝道的整個外輪廓都被柵極完全包裹住，這就代表著柵極對溝道的控制性能就更好。在應(yīng)用了GAA技術(shù)后，業(yè)內(nèi)估計基本上可以解決3nm乃至以下尺寸的半導(dǎo)體制造問題。

當(dāng)然，目前已知的4種不同形態(tài)的GAA架構(gòu)分別包括：

◆ 比較常見的納米線技術(shù)，也就是穿透柵極的鰭片采用圓柱或者方形截面；

◆ 板片狀結(jié)構(gòu)多路橋接鰭片，穿透柵極的鰭片被設(shè)計成水平板狀或者水平橢圓柱狀（長軸和基地平行）截面；

◆ 六角形截面納米線技術(shù)，顧名思義，納米線的截面是六邊形；

◆ 納米環(huán)技術(shù)，穿透柵極的鰭片采用環(huán)形方案。

這四個主流技術(shù)是目前GAA研究的主流方向。三星很久之前就在發(fā)布會上詳細(xì)解釋了自家的GAA技術(shù)方案，說明自家采用的是板片狀結(jié)構(gòu)多路橋接鰭片（Multi－Bridge Channel FET，縮寫為MBCFET），并根據(jù)不同的場合有不同的改變。三星認(rèn)為，目前主流的納米線GAA技術(shù)，溝道寬度較小，因此往往只能用于低功率設(shè)計，并且制造難度比較高，因此三星沒有采用這種方案。并且三星認(rèn)為FinFET在5nm和4nm工藝節(jié)點上都依舊有效，因此在3nm時代三星才開始使用新的MBCFET技術(shù)。

3nm進(jìn)展，臺積電依然領(lǐng)先一步

三星3nm流片成功，這對芯片行業(yè)無疑是一個重磅消息。不僅給了全球半導(dǎo)體更大的市場空間，也讓各大巨頭們開始加速3nm的研發(fā)設(shè)計。

但綜合來看距離芯片代工霸主臺積電還是落后一步，據(jù)悉，臺積電在多年前就已開始研發(fā)并謀劃3nm量產(chǎn)事宜。在最近幾個季度的財報分析師電話會議上，臺積電CEO魏哲家也有談及這一工藝。從魏哲家透露的信息來看，他們3nm工藝的研發(fā)在按計劃推進(jìn)，同5nm工藝相比，3nm工藝將使晶體管的密度提升70％，性能提升15％，能耗最高可降低30％。同時魏哲家還在分析師電話會議上透露過3nm將在今年下半年風(fēng)險試產(chǎn)，并將在2022年大規(guī)模量產(chǎn)的消息。結(jié)合外媒報道臺積電從先后在美國投資建立5nm、3nm芯片工廠這一點也足以看出苗頭，其3nm工藝成熟在望。

不出意外的話，2022年也許會迎來一波3nm芯片上市潮。對此，各位讀者又是怎么看呢？