下面小編為大家整理了電機(jī)驅(qū)動(dòng)電路原理，你值得收藏!

電機(jī)驅(qū)動(dòng)電路原理如圖 2-1 所示：

圖 2-1 中 Header 4X2 為 4 排 2 列插針，F(xiàn)M0~3 為 FPGA 芯片 I/O 輸出口，加入的插針給予一個(gè)可動(dòng)的機(jī)制，在需要使用時(shí)才用跳線帽進(jìn)行相連，提高 I/O 口的使用效率。

RES5 是五端口排阻，內(nèi)部集成了 4 個(gè)等阻值且一端公共連接的電阻，PIN 1 是公共端，PIN2~5 為排阻的輸出端，排阻原理圖如圖 2-2 所示：

圖 2-2

該排阻公共端接電源，即上拉電阻形式，作用是增強(qiáng) FPGA 芯片 I/O 口(以下簡(jiǎn)稱 I/O 口)的驅(qū)動(dòng)能力，實(shí)際上就是增加 I/O 輸出高電平時(shí)輸出電流的大小。當(dāng) I/O 輸出高電平時(shí)，+5V 電源經(jīng)排阻與 IN1~4 相連，相當(dāng)于為 I/O 提供一個(gè)額外的電流輸出源，從而提高驅(qū)動(dòng)能力。當(dāng) I/O 輸出低電平時(shí)，可將 I/O 近似看做接地，而 IN1~4 因與 I/O 由導(dǎo)線直接相連，因此直接接受了 I/O 的低電平輸出信號(hào)。此時(shí)，+5V 電源經(jīng)排阻 R、I/O 內(nèi)部電路(電阻近似為零)后接地，因此該路的電流不能大于 I/O 的拉電流(Ii)最大值，有公式 2-1：

由公式 2-2 可以得出排阻的取值范圍。

該上拉電阻除了提高驅(qū)動(dòng)能力外，還有一個(gè)作用，就是進(jìn)行電平轉(zhuǎn)換。經(jīng)查，ULN2003 的接口邏輯為：5V-TTL, 5V-CMOS 邏輯。而在 3.3V 供電的情況下，I/O 口可以提供 3.3V-LVTTL，3.3V-LVCMOS，3.3V-PCI 和 SSTL-3 接口邏輯電平。因此，需要外接 5V 的上拉電阻將 I/O 電平規(guī)格變成 5V 電平邏輯。

芯片 ULN2003 內(nèi)部集成 7 組達(dá)林頓管，專門用于提高驅(qū)動(dòng)電流，芯片引腳間邏輯如圖 2-3 所示：

由于 I/O 電流遠(yuǎn)遠(yuǎn)不足以驅(qū)動(dòng)電機(jī)，因此需要外接該芯片驅(qū)動(dòng)電機(jī)，ULN2003 內(nèi)部集成的達(dá)林頓管電路如圖 2-4 所示。達(dá)林頓管的形式具有將弱點(diǎn)信號(hào)轉(zhuǎn)化成強(qiáng)電信號(hào)的特點(diǎn)，I/O 電平邏輯從 PIN IN 輸入，通過達(dá)林頓管控制 PIN 9(COMMON)端輸入的強(qiáng)電信號(hào)按照 I/O 信號(hào)規(guī)律變化。值得注意的是：ULN2003 輸出邏輯將與輸入邏輯相反，編程時(shí)應(yīng)該注意該特點(diǎn)。

RES6 是六端口排阻，內(nèi)部集成了 5 個(gè)等阻值且一端公共連接的電阻，PIN 1 是公共端，PIN2~6 為排阻的輸出端，原理圖與接法說明可參考上述圖 2-2，排阻取值范圍計(jì)算參見公式 2-2，此處不再贅述。值得注意的是：RES6 的 PIN 1 與 PIN 2 相連，是因?yàn)槎喑隽艘粋€(gè)不使用的電阻，為了避免 PIN 2 懸空，因此將 PIN 2 與 PIN 1(公共端)相連，即 PIN 2 對(duì)應(yīng)的電阻被短路，從而既避免的懸空的引腳，又能使該電阻失效。