我們在實施電源方案時，設計人員應該明確知道這些供電電源 ( 也稱為“軌式電源” ) 的總功率。而且，和器件外部消耗的總功率相比，設計人員還需要考慮器件內部實際消耗的總功率 ( 稱為“熱功率”或者“耗散功率” ) ，例如，外部輸出電容負載和平衡電阻匹配網絡的功耗。通常來說外部電源為 FPGA 或者 CPLD 內部和外部正常工作提供電能源。

一、FPGA 使用的電源類型

FPGA 電源要求輸出電壓范圍從 1.2V 到 5V，輸出電流范圍從數十毫安到數安培?？捎萌N電源：低壓差(LDO)線性穩(wěn)壓器、開關式 DC-DC 穩(wěn)壓器和開關式電源模塊。最終選擇何種電源取決于系統(tǒng)、系統(tǒng)預算和上市時間要求。

如果電路板空間是首要考慮因素，低輸出噪聲十分重要，或者系統(tǒng)要求對輸入電壓變化和負載瞬變做出快速響應，則應使用 LDO 穩(wěn)壓器。LDO 功效比較低(因為是線性穩(wěn)壓器)，只能提供中低輸出電流。輸入電容通?？梢越档?LDO 輸入端的電感和噪聲。LDO 輸出端也需要電容，用來處理系統(tǒng)瞬變，并保持系統(tǒng)穩(wěn)定性。也可以使用雙輸出 LDO，同時為 VCCINT 和 VCCO 供電。

如果在設計中效率至關重要，并且系統(tǒng)要求高輸出電流，則開關式穩(wěn)壓器占優(yōu)勢。開關電源的功效比高于 LDO，但其開關電路會增加輸出噪聲。與 LDO 不同，開關式穩(wěn)壓器需利用電感來實現 DC-DC 轉換。

二、FPGA 的特殊電源要求

為確保正確上電，內核電壓 VCCINT 的緩升時間必須在制造商規(guī)定的范圍內。對于一些 FPGA，由于 VCCINT 會在晶體管閾值導通前停留更多時間，因此過長的緩升時間可能會導致啟動電流持續(xù)較長時間。如果電源向 FPGA 提供大電流，則較長的上電緩升時間會引起熱應力。ADI 公司的 DC-DC 穩(wěn)壓器提供可調軟啟動，緩升時間可以通過外部電容進行控制。緩升時間典型值在 20ms 至 100ms 范圍內。

許多 FPGA 沒有時序控制要求，因此 VCCINT、VCCO 和 VCCAUX 可以同時上電。如果這一點無法實現，上電電流可以稍高。時序要求依具體 FPGA 而異。對于一些 FPGA，必須同時給 VCCINT 和 VCCO 供電。對于另一些 FPGA，這些電源可按任何順序接通。多數情況下，先給 VCCINT 后給 VCCO 供電是一種較好的做法。

當 VCCINT 在 0.6V 至 0.8V 范圍內時，某些 FPGA 系列會產生上電涌入電流。在此期間，電源轉換器持續(xù)供電。這種應用中，因為器件需通過降低輸出電壓來限制電流，所以不推薦使用返送電流限制。但在限流電源解決方案中，一旦限流電源所供電的電路電流超過設定的額定電流，電源就會將該電流限制在額定值以下。

三、FPGA 配電結構

1. 集中式電源結構

對于高速、高密度 FPGA 器件，保持良好的信號完整性對于實現可靠、可重復的設計十分關鍵。適當的電源旁路和去耦可以改善整體信號完整性。如果去耦不充分，邏輯轉換將會影響電源和地電壓，導致器件工作不正常。此外，采用分布式電源結構也是一種主要解決方案，給 FPGA 供電時可以將電源電壓偏移降至最低。

在傳統(tǒng)電源結構中，AC/DC 或 DC/DC 轉換器位于一個地方，并提供多 個輸出電壓，在整個系統(tǒng)內分配。這種設計稱為集中式電源結構 (CPA)，見圖 1。以高電流分配低電壓時，銅線或 PCB 軌道會產生嚴重的電阻損耗，CPA 就會發(fā)生問題。

圖 1 集中式電源結構

2. 分布式電源結構

CPA 的替代方案是分布式電源結構(DPA)，見圖 2。采用 DPA 時，整個系統(tǒng)內僅分配一個半穩(wěn)壓的 DC 電壓，各 DC/DC 轉換器(線性或開關式)與各負載相鄰。DPA 中，DC/DC 轉換器與負載(例如 FPGA)之間的距離近得多，因而線路電阻和配線電感引起的電壓下降得以減小。這種為負載提供本地電源的方法稱為負載點(POL)。

圖 2 分布式電源結構

四、FPGA 的管腳介紹

FPGA 引腳分為兩類：專用引腳和用戶自定義引腳;

專用引腳大概占 FPGA 引腳數的 20%~30%，也就是說其硬件編碼都是為了實現專用功能而編寫的。

而專用引腳又分為以下 3 個子類：

電源引腳：接地或陽極引腳(內核或 IO)。

配置引腳：用來“下載”FPGA。

專用輸入或時鐘引腳：它們能驅動 FPGA 內部的大網線，適合于帶有大輸出端口(fanout)的時鐘和信號。

其它的引腳就是用戶引腳了。

1. 用戶引腳

FPGA 的大部分引腳屬于“用戶引腳”(比如所謂的“IOs",或者"I/Os",或"用戶 I/Os",或"用戶 IOs”，或"IO 引腳",或……自己理解)。IO 代表“輸入 - 輸出”。

注意：

用戶可以完全自定制用戶 IO。它們可以被編程作為輸入，輸出或雙向 IO(三向緩沖)。每個“IO 引腳”被連接$到 FPGA 內部的 IO 單元上。這個“IO 單元”通過 VCCIO(IO 加電引腳)引腳來上電。

2.IO 簇

通常每個 FPGA 有很多 VCCIO 引腳(IO Power pins)，都被加同樣的電壓。但是新一代的 FPGA 引入了“用戶 IO 組”?？梢园? IO 分為不同的組，每組加各自的電壓。這就使 FPGA 可以用作一個變壓轉換器了，比如對于開發(fā)板部分工作于 3.3v，部分工作于 2.5v 的很有用。(比如 cyclone III 系列的接 DDR2 要 1.8V 的電壓)

3.FPGA 電源

FPGA 通常需要兩個電壓才能運行：一個是“核心電壓”，另一個是“IO 電壓”。每個電壓通過獨立的電源引腳來提供。

內核電壓(這里簡稱 VCCINT)是用來給 FPGA 內部的邏輯門和觸發(fā)器上的電壓。該電壓隨著 FPGA 的發(fā)展從 5v、3.3v、2.5v、1.8v、1.5v 變的越來越低。核心電壓是固定的。(根據所用 FPGA 的模式來確定)。IO 電壓(簡稱 VCCIO)是用于 FPGA 的 IO 模塊(同 IO 引腳)上的電壓。該電壓應該與其它連接到 FPGA 上的器件的電壓匹配。

實際上，FPGA 器件本身是允許 VCCINT 和 VCCIO 相同的(比如 VCCINT 和 VCCIO 兩種引腳可以被連接在一起)。但是 FPGA 設計是面向低電壓內核和高電壓 IO 的，所以兩種電壓一般是不相同的。

命名

內部電壓 Xilinx 簡稱 VCC，Altera 簡稱 VCCINT;IO 電壓 Xilinx 簡稱 VCCO，而 Altera 簡稱 VCCIO。

五、FPGA 功耗分析

外部電源為 FPGA 或者 CPLD 內部和外部正常工作提供電能源。實施電源方案時，設計人員應該明確知道這些供電電源 ( 也稱為“軌式電源” ) 的總功率。而且，和器件外部消耗的總功率相比，設計人員還需要考慮器件內部實際消耗的總功率 ( 稱為“熱功率”或者“耗散功率” ) ，例如，外部輸出電容負載和平衡電阻匹配網絡的功耗。

器件、輸出負載、外部匹配網絡 ( 如果有 ) 的總功耗通常包括以下幾部分：

待機功耗

動態(tài)功耗

I/O 功耗

待機功耗來自器件待機模式下的 ICCINT 電流。內核動態(tài)功耗來自器件內部開關 ( 內部節(jié)點電容沖放電 )。 I/O 功耗來自外部開關 ( 和器件引腳連接的外部負載電容沖放電 )、 I/O 驅動和外部匹配網絡 ( 如果有 ) 。

熱功耗是器件封裝內部實際消耗總功率的一部分，其余部分在外部耗散掉。設計人員在確定器件本身熱傳導能力 ( 稱為熱阻 ) 能否滿足內部管芯結溫正常工作要求時，或者需要鋁熱沉等其他散熱方案來實現更好的熱傳導性能時，應該考慮器件內部的實際熱功耗。一般而言，待機功耗、動態(tài)功耗以及部分 I/O 功耗組成了總功耗中的實際熱功耗。

1. 待機功耗

由于泄漏電流的存在，器件在待機時也會消耗能量。待機功耗隨管芯大小、溫度以及工藝的變化而變化。可以利用器件特征參數來模擬待機功耗，并定義為兩類：典型功耗和最大功耗。

Stratix® II 器件使用 90 nm 工藝技術，對功耗和性能進行了優(yōu)化。和前一工藝技術的器件相比，90 nm 器件由于泄漏導致靜態(tài)功耗增大，對總功耗有很大的影響。 90 nm 工藝節(jié)點的待機功耗比以前的工藝技術更依賴于管芯結溫。設計人員應重視降低結溫，以便降低總功耗的待機功耗。下面的圖 1 是待機功耗和結溫的關系。

2. 動態(tài)功耗

內部節(jié)點改變邏輯狀態(tài)時會消耗器件內部動態(tài)功耗，因為它需要能量對邏輯陣列和互聯網絡的內部電容進行沖放電 ( 例如，從邏輯 0 變到邏輯 1) 。內核動態(tài)功耗包括導線功耗和邏輯單元 (LE) 功耗 ( 或者 Stratix II 的自適應邏輯模塊 (ALM))。 LE/ALM 功耗來自內部節(jié)點電容沖放電以及內部電阻單元的電流。導線功耗來自每個 LE/ALM 驅動外部導線電容時的沖放電電流。內核動態(tài)功耗主要來自以下結構單元：

RAM 模塊 (M512、 M4K 和 M-RAM)

DSP 乘法器模塊

鎖相環(huán) (PLL)

時鐘樹網絡

高速差分接口 (HSDI) 收發(fā)器

上面列出的每個單元結構總電流之和與 VCCINT (Stratix II 為 1.2V) 相乘得到動態(tài)總功耗：

動態(tài)功耗 = VCCINT × Σ ICCINT (LE/ALM, RAM, DSP, PLL, Clocks, HSDI, 導線 )

得到多個電容之和后，采用等價 ( 集總 ) 電容值計算動態(tài)功耗。例如，信號驅動輸入或者輸出時，對引腳、走線和封裝電容求和。如果明確了內部開關頻率，這一近似方法是足夠的。 Altera 利用近似曲線 ( 基于特征數據 ) 來確定內部開關頻率，有效地估算大部分設計拓撲的動態(tài)功耗。估算器件資源的總功耗時，應考慮資源的最大開關頻率、估算的觸發(fā)因子、下游邏輯扇出，以及通過器件特征參數獲得的資源系數等。 Altera 的 PowerPlay 功耗分析和優(yōu)化工具包考慮了所有這些因素進行功耗估算和分析。

3、IO 功耗

I/O 功耗是 VCCIO 功耗，主要來自器件輸出引腳連接的外部負載電容、阻抗模式輸出驅動電路以及外部匹配網絡 (如果有) 的沖放電電流。器件 I/O 功耗按下式計算：

I/O power 功耗

= (有源輸出驅動數 × 功耗系數) +0.5 × (管芯、封裝走線、引腳和輸出負載電容之和) ×I/O 標準電壓擺幅 × fMAX × (觸發(fā)因子 /100) × VCCIO

有源輸出驅動數包括有源雙向輸出。除了上面計算的 I/O 功耗，還有其他因素影響 I/O 功耗，包括同時由 VCCIO 供電的 I/O 緩沖單元。下面的圖 2 是 I/O 緩沖模型。

如前所述， FPGA 或者 CPLD 內部要實際消耗一部分 VCCIO 功耗，外部匹配電阻網絡以及輸出電容負載消耗了另一部分能量。設計人員在規(guī)劃散熱管理方案時，應考慮 VCCIO 的內部功耗 ( 器件本身或者通過外部熱沉) 。作為 VCCIO 電壓穩(wěn)壓器和轉換器 ( 指軌式電源 ) 輸出功率的一部分，設計人員應考慮外部功率組成。

4. 其他功耗要求

設計 FPGA 和 CPLD 時，設計人員還應該考慮和總功耗有關的其他幾個因素：浪涌電流、配置功耗以及 VCCPD( 僅對 Stratix II) 。

4.1 浪涌電流

浪涌電流是器件初始化上電時的電流。在上電階段，必須為器件提供最低邏輯陣列電流 (ICCINT) ，并維持一段時間。這一持續(xù)時間取決于電源提供的電流大小。如果電流較大， VCCINT 能夠迅速上升。當電壓達到額定值的 90%時，一般不再需要最初的大電流。最大浪涌電流和器件溫度成反比。隨著器件溫度的提高，上電浪涌電流下降 ( 而待機電流會隨著溫度提高而增大 ) 。

4.2 配置功耗

對于普通的 FPGA ，配置功耗是配置器件時消耗的能量。在配置和初始化階段，器件需要能量來復位寄存器，使能 I/O 引腳，進入工作模式。上電階段， I/O 引腳在配置前以及配置期間為三態(tài)，以降低功耗，防止在這段時間驅動輸出。