Mentor PCB | Shift-Left專題研討會-如何優(yōu)化DDR4設計的成本和性能
DDR 接口的正常工作，要求滿足不同信號組之間的信號完整性和時序要求。為了減少改版次數(shù)，在PCB制造之前，通過驗證從而確保設計滿足所有要求。傳統(tǒng)上，設計師依靠信號完整性專家來進行仿真驗證工作，完全芯片廠商提供的PCB設計指導，不進行任何仿真驗證工作，希望能夠通過物理原型測試發(fā)現(xiàn)設計缺陷。不斷升高的速率，DDR接口的工作余量越來越小，簡單的遵循物理設計規(guī)則已經(jīng)不能滿足設計要求。
本次網(wǎng)絡研討會講討論DDR設計中電氣規(guī)則的特殊性，展示如何使HyperLynx快速進行布線后仿真驗證，從而講信號完整性專家從日常工作解脫出來，專注于更具有挑戰(zhàn)性的系統(tǒng)驗證工作。
干貨十足
如何優(yōu)化DDR4設計的成本和性能
DDR設計人員通常依賴控制器供應商提供的準則來驅(qū)動 PCB 布局，但并不總是能夠遵循這些規(guī)則。DDR 布局指南還可以推高電路板的制造成本，因為它們往往過于保守。長期以來，專門的 SI 專家一直使用預布局仿真來開發(fā)優(yōu)化自己的布局規(guī)則，以優(yōu)化其針對特定應用的設計裕量和成本，但 SI 專家在大多數(shù)組織中都是稀缺資源。
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本網(wǎng)絡研討會將討論可能影響 DDR 設計裕量的不同設計變量，并展示電路板和系統(tǒng)設計人員如何使用 HyperLynx 預布局仿真來開發(fā)布局規(guī)則，從而優(yōu)化設計利潤并降低成本。
疊層設計
疊層設計是PCB設計的基礎，無論是系統(tǒng)的信號完整性還是電源完整性問題都會產(chǎn)生重要影響。將所有疊層參數(shù)選擇優(yōu)化都交予PCB生產(chǎn)廠完成的傳統(tǒng)做法，越來越不可取了。研討會中我們將于大家分享如何使用HyperLynx，平衡阻抗，串擾，時延的需求，優(yōu)化疊層設計。
過孔設計
隨著DDR接口吞吐速率的升高，不良設計的過孔對信號質(zhì)量的影響也日益凸顯。在本次研討會中，我們將介紹如何是用HyperLynx對不同類型過孔進行評估，從而在設計成本和質(zhì)量之間做到優(yōu)化權衡。
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ACC/CK總線設計
HyperLynx提供了強大的參數(shù)掃描功能，通過對各個電路參數(shù)的掃描分析，快速優(yōu)化PCB設計規(guī)則。
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DQ/DQS 總線設計
對于高速運行的DDR數(shù)據(jù)總線，HyperLynx的布線前仿真分析功能，能夠讓你輕松探究電路參數(shù)對信號質(zhì)量的影響，從而到達優(yōu)化PCB設計規(guī)則的目的。
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HyperLynx對掃描分析的結果進行自動測量和判決后以HTML報告的形式呈現(xiàn)。
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Mentor的HyperLynx DDRx 接口仿真驗證方案，以導航向?qū)У姆绞剑龑в脩敉瓿山涌诜抡媾渲?，從而實現(xiàn)一次配置，全接口仿真驗證，并將結果以HTML報告的形式呈現(xiàn)給用戶，方便閱讀，查找和分享。本次研討會中，我們將針對設計實例，給大家演示HyperLynx在DDR4接口布線前仿真中的應用。
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針對DDR接口的PCB設計，Mentor不僅僅提供向?qū)椒抡婀ぞ?，還提供了基于HyperLynx DRC平臺的設計規(guī)則檢查工具，保證DDR布線能夠符合設計規(guī)范要求。對于DDR4/DDR5設計中日益嚴重的電源完整性問題對于信號質(zhì)量的影響，Mentor也提供了完整的電源完整分析工具和PowerAware仿真解決方案。
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