DDR設(shè)計(jì)人員通常依賴控制器供應(yīng)商提供的準(zhǔn)則來(lái)驅(qū)動(dòng) PCB 布局，但并不總是能夠遵循這些規(guī)則。DDR 布局指南還可以推高電路板的制造成本，因?yàn)樗鼈兺^(guò)于保守。長(zhǎng)期以來(lái)，專門(mén)的 SI 專家一直使用預(yù)布局仿真來(lái)開(kāi)發(fā)優(yōu)化自己的布局規(guī)則，以優(yōu)化其針對(duì)特定應(yīng)用的設(shè)計(jì)裕量和成本，但 SI 專家在大多數(shù)組織中都是稀缺資源。

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本網(wǎng)絡(luò)研討會(huì)將討論可能影響 DDR 設(shè)計(jì)裕量的不同設(shè)計(jì)變量，并展示電路板和系統(tǒng)設(shè)計(jì)人員如何使用 HyperLynx 預(yù)布局仿真來(lái)開(kāi)發(fā)布局規(guī)則，從而優(yōu)化設(shè)計(jì)利潤(rùn)并降低成本。

疊層設(shè)計(jì)

疊層設(shè)計(jì)是PCB設(shè)計(jì)的基礎(chǔ)，無(wú)論是系統(tǒng)的信號(hào)完整性還是電源完整性問(wèn)題都會(huì)產(chǎn)生重要影響。將所有疊層參數(shù)選擇優(yōu)化都交予PCB生產(chǎn)廠完成的傳統(tǒng)做法，越來(lái)越不可取了。研討會(huì)中我們將于大家分享如何使用HyperLynx，平衡阻抗，串?dāng)_，時(shí)延的需求，優(yōu)化疊層設(shè)計(jì)。

過(guò)孔設(shè)計(jì)

隨著DDR接口吞吐速率的升高，不良設(shè)計(jì)的過(guò)孔對(duì)信號(hào)質(zhì)量的影響也日益凸顯。在本次研討會(huì)中，我們將介紹如何是用HyperLynx對(duì)不同類型過(guò)孔進(jìn)行評(píng)估，從而在設(shè)計(jì)成本和質(zhì)量之間做到優(yōu)化權(quán)衡。

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ACC/CK總線設(shè)計(jì)

HyperLynx提供了強(qiáng)大的參數(shù)掃描功能，通過(guò)對(duì)各個(gè)電路參數(shù)的掃描分析，快速優(yōu)化PCB設(shè)計(jì)規(guī)則。

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DQ/DQS 總線設(shè)計(jì)

對(duì)于高速運(yùn)行的DDR數(shù)據(jù)總線，HyperLynx的布線前仿真分析功能，能夠讓你輕松探究電路參數(shù)對(duì)信號(hào)質(zhì)量的影響，從而到達(dá)優(yōu)化PCB設(shè)計(jì)規(guī)則的目的。

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HyperLynx對(duì)掃描分析的結(jié)果進(jìn)行自動(dòng)測(cè)量和判決后以HTML報(bào)告的形式呈現(xiàn)。

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Mentor的HyperLynx DDRx 接口仿真驗(yàn)證方案，以導(dǎo)航向?qū)У姆绞?，引?dǎo)用戶完成接口仿真配置，從而實(shí)現(xiàn)一次配置，全接口仿真驗(yàn)證，并將結(jié)果以HTML報(bào)告的形式呈現(xiàn)給用戶，方便閱讀，查找和分享。本次研討會(huì)中，我們將針對(duì)設(shè)計(jì)實(shí)例，給大家演示HyperLynx在DDR4接口布線前仿真中的應(yīng)用。

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針對(duì)DDR接口的PCB設(shè)計(jì)，Mentor不僅僅提供向?qū)椒抡婀ぞ?，還提供了基于HyperLynx DRC平臺(tái)的設(shè)計(jì)規(guī)則檢查工具，保證DDR布線能夠符合設(shè)計(jì)規(guī)范要求。對(duì)于DDR4/DDR5設(shè)計(jì)中日益嚴(yán)重的電源完整性問(wèn)題對(duì)于信號(hào)質(zhì)量的影響，Mentor也提供了完整的電源完整分析工具和PowerAware仿真解決方案。

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 優(yōu)化DDR4設(shè)計(jì)的成本和性能-線上研討會(huì)

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