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[導讀]摘要 介紹了采用DDC和DUC技術實現的大帶寬DRFM及其基本原理,并在Matlab中進行了理論仿真,使用QuartusⅡ完成了對整個系統(tǒng)及內部模塊的建模,最后在Modelsim中進行了整個系統(tǒng)的功能仿真,為今后DRFM技術的研究提供理

摘要 介紹了采用DDC和DUC技術實現的大帶寬DRFM及其基本原理,并在Matlab中進行了理論仿真,使用QuartusⅡ完成了對整個系統(tǒng)及內部模塊的建模,最后在Modelsim中進行了整個系統(tǒng)的功能仿真,為今后DRFM技術的研究提供理論和技術支持。
關鍵詞 數字射頻存儲器;數字下變頻;數字上變頻

    隨著超高速、超大規(guī)模集成電路的出現,數字下變頻(Digial Down Converter,DDC)技術和數字上變頻(Digital Up Converter,DUC)技術得到快速發(fā)展,使得DRFM系統(tǒng)的瞬時帶寬得以提升,其中,采用正交調制解調技術的DRFM,瞬時的帶寬可達到600 MHs以上,基本可覆蓋一般雷達信號的帶寬,甚至覆蓋一般雷達信號的所有工作帶寬。由此,使得雷達對抗技術進入一個新的發(fā)展空間。

1 大帶寬DRFM基本原理
   
基于DDC和DUC技術的大帶寬,DRFM的基本原理是:由雷達天線接收戰(zhàn)場的雷達信號,將接收到的雷達信號,經過高速的ADC變換器進行采樣量化,轉變?yōu)橹蓄l數字信號,然后經過DDC把ADC變換器輸出的中頻數字信號變?yōu)榱阒蓄l信號,并將其進行快速存儲。再將高速ROM中的數據讀出,對其進行多普勒(Doppler)頻移變換,使得最后輸出信號比原信號多—個多普勒頻移量,從而使輸出信號可以模擬假目標信號的多普勒效應。再將多普勒頻移后的信號經過DUC做上變頻處理,將零中頻信號搬到中頻,其中DUC過程的各項參數設置與DDC中的各項參數完全一致,以保證能夠完全恢復出中頻信號的頻帶和相位信息,最后將輸出的數字中頻信號經過DAC變換器恢復為射頻模擬信號,并送給發(fā)射天線進行發(fā)射?;谠撛淼腄BFM基本結構如圖1所示。



2 大帶寬DRFM信號仿真
   
系統(tǒng)將雷達接收到的射頻雷達信號,經過高速A/D變換器采樣量化后得到中頻數字信號,送入基于多相濾波原理實現的DDC模塊,得到基帶I、Q兩路信號。然后與復信號進行復乘法運算,實現信號的多普勒頻移,將得到的信號經過DUC模塊處理后上變頻為中頻信號,再經過DAC輸出,從而實現整個DRFM系統(tǒng)的功能。
    設輸入中頻信號fIE對應的模擬信號x(t)=a(t)cos[2πfot+φ(t)]=a(t)cos[2π(f1+f2)t+φ(t)],假設振幅a(t)=1,初相φ(t)=0,中頻信號的載波頻率f1=750 MHz,基帶信號頻率f2=50MHz。中頻模擬信號對應的信號頻譜如圖2所示。


     圖2顯示輸入信號頻率為800 MHz,前面200 MHz的頻譜是模擬信號對應復頻率-800 MHz,經過采樣率為fs=1 000 MHz的采樣,頻譜進行周期性搬移后,在正半軸產生的鏡像頻率。中頻信號經過DDC模塊后的頻譜如圖3所示。


    如圖3所示,將中頻信號經過數字下變頻(DDC)模塊處理以后,得到的I、Q兩路的信號對應的復信號的頻譜已經為基帶信號50 MHz。
    假設DDS模塊產生的正交信號頻率fd=62.5 MHz,DDC模塊輸出的基帶信號經過多普勒頻移后,得到第一組I、Q兩路信號對應復信號的頻譜如圖4所示。


    圖4所示,頻率從基帶的50MHz搬移到了112 5 MHz,完成了預想的結果。
    將得到的信號進行數字上變頻(DUC)處理,即經過與DDC的相反過程后,得到輸出信號的頻譜如圖5所示。


    圖5所示,信號頻率從112.5 MHz搬移到了862.5 MHz,而載波頻率為750 MHz,基本與理論一致。即輸入的800 MHz中頻信號經過DRFM系統(tǒng)后轉變?yōu)?62.5 MHz,得到的結論與實際預想相同,完成了DRFM系統(tǒng)的功能。

3 大帶寬DRFM在FPGA中的設計與實現
    根據上述DRFM系統(tǒng)的基本結構,在FPGA開發(fā)平臺QuartusⅡ中實現其功能,主要完成對系統(tǒng)及內部模塊的建模,并在Modelsim中對整個系統(tǒng)進行了功能仿真,驗證了設計的正確性。在FPGA中實現的基于DDC和DUC大帶寬DRFM的整體模塊如圖6所示。


    如圖6所示,在高性能FPGA中主要實現的是數字下變頻,多普勒調制和數字上變頻3部分。圖中的第一模塊實現數字下變頻和多普勒調制,第二模塊實現數字上變頻。以下分別介紹3個部分在FPGA中的具體實現。
3.1 FPGA中DDC模塊的實現
   
設計中采用了基于多相濾波結構的數字正交下變頻(DDC),首先介紹基于多相濾波結構的DDC算法。
設輸入中頻信號為x(t)=a(t)cos[2πfot+φ(t)],按以下采樣頻率fs對其進行采樣,由帶通采樣原理可知,m=0,1,2,…。其中m取值滿足fs≥2B的最大正整數。
    得到的采樣序列為
   
    即x(2n)(-1)n和x(2n+1)(-1)n兩個序列分別是同相分量xI(n)和正交分量xQ(n)的2倍抽取序列。根據抽取原理可知,如果xI(n)和xQ(n)的數字譜寬度<π/2,則其兩倍抽取序列xI(2n)和xQ(2n+1)可以無失真表示原序列。根據傅里葉變換性質可以推出
   
    可知兩者的數字譜恰好相差一個延遲因子*,在時域上即是相差0.5個采樣點。為彌補這種時域的非對齊,需要引入兩個時延濾波器加以校正。這兩個濾波器需滿足
   
    基于多相濾波的數字正交下變頻實現過程如圖7所示。


    由上述算法,可以推導出寬帶DDC的多相濾波高效結構如圖8所示。


    輸入中頻數字信號為x(n),依次經過一個采樣點的延遲后分別進行4倍抽取,得到4路并行信號,依次為a(n)、b(n)、c(n)、d(n)。將得到的4路并行信號,分別經過一個采樣點的延遲后再分別進行2倍抽取,得到8路并行信號,依次為x0(n)、x1(n)、x2(n)、x3(n)、x4(n)、x5(n)、x6(n)、x7(n)。由式(3)可知,x(n)的偶數項對應其同相分量I路信號,奇數項對應其正交分量Q路信號。于是,對以上的8路信號進行處理,得到4路并行的I路信號xI0、xI1、xI2、xI3和4路并行的Q路信號xQ0、xQ1、xQ2、xQ3,其中xI0=x0(n)、xI1=x2(n)、xI2=x4(n)、xI3=x6(n)、xQ0=x1(n)、xQ1=x3(n)、xQ2=x5(n)、xQ3=x7(n)。將得到的4路并行的I路信號與4路并行的Q路信號分別通過滿足式(5)的時延濾波器,使得I路信號和Q路信號在時域上對齊。經過時延濾波器后,得到I路4路并行信號xII0(n)、xII1(n)、xII2(n)、xII3(n),和Q路4路并行信號xQQ0(n)、xQQ1(n)、xQQ2(n)、xQQ3(n)。
    雖然信號x(n)經過抽取后變成了8路信號,經過DDC后變成了4路并行的I路和Q路信號,盡管每一路保存的I、Q兩路信號對應的復信號與原信號相比,都有一定的頻譜損失,但這4路并行的信號總體卻完整保存了信號x(n)的頻譜和相位信息。若要恢復信號x(n),只需經過一個相反過程即可。該寬帶DDC的多相濾波結構在FPGA中具體實現的模塊如圖9所示。


    圖9中第1模塊實現將信號x(n)抽取變?yōu)?路信號,分離出I路和Q路數據。第2,3模塊實現的是將并行4路的I路和Q路數據經過各自對應的濾波器實現時域上的對齊,并最終將中頻數字信號變成基帶信號。
3.2 FPGA中Doppler模塊的實現
   
多普勒調制原理
   
    根據多普勒調制的原理,對經過DDC模塊后產生的基帶信號進行多普勒調制。文中采用直接數字頻率合成(DDS)產生正交本振信號cos(2πfdt)和sin(2πfdt)兩路信號,對其分別進行4倍抽取,得到xDI0、xDQ0,xDI1、xDQ1,xDI2、xDQ2,xDI3、xDQ3這4路信號。
    將得到的x(n)4路同相分量xI(n)和正交分量xQ(n)分別與DDS產生的4路并行的I、Q兩路正交本振信號做復乘法運算,即xOI0=xII0×xDI0-xQQ0×xDQ0,xOQ0=xQQ0×xDI0+xII0×xDQ0,下面做相同變換,得到對應的xOI和xOQ的4路信號,從而實現4路信號的多普勒頻移。
    用于產生4路并行的I、Q兩路正交本振信號的DDS模塊如圖10所示。


    圖10中輸出的分別為4路并行的I路數據和4路并行的Q路數據。將其與DDC輸出的4路同相分量xI(n)和正交分量xQ(n)做復乘法運算。后續(xù)實現多普勒頻移的復乘法模塊如圖11所示。


    圖11中的第1部分實現xOI0=xII0×xDI0-xQQ0×xDQ0,產生I路的第1路數據,第2部分實現xOQ0=xQQ0×xDI0+xII0×xDQ0,產生Q路的第1路數據,做相同的處理,可以實現xOI和xOQ的4路信號,完成多普勒調制。
3.3 FPGA中DUG模塊的實現
    DUC模塊的工作過程與DDC模塊相反,是DDC的一個逆過程。即為多普勒調制輸出的4路并行的I路和Q路數據,分別經過濾波器,還原I、Q兩路在時域上的非對齊性,然后各自完成4倍的內插,實現數字上變頻,其結構如圖12所示。


    該數字上變頻在FPGA中的具體實現模塊如圖13所示。


3.4 系統(tǒng)在Modelsim中的仿真
   
將FPGA中的整個系統(tǒng)在Modelsim中進行仿真,結果如圖14所示。


    將圖14得到的輸出信號的離散的值導入到Matlab中,查看其頻譜圖,如圖15所示。


    如圖15所示,輸出信號頻率為862.5 MHz,與圖5仿真結果相同,由此得出,在FPGA中的整個DRFM系統(tǒng)實現的功能與理論上得到的結果一致,從而完成了DRFM系統(tǒng)的功能,達到了預期的效果。

4 結束語
   
隨著超寬帶高分辨率雷達在未來戰(zhàn)場發(fā)揮的作用越來越大,對于超帶寬雷達的干擾技術研究,將成為雷達對抗領域的重要研究方向。文中針對基于現代化軟件無線電原理的數字下變頻(DDC)和數字上變頻(DUC)技術,對實現的DRFM系統(tǒng)進行了分析及系統(tǒng)仿真,得出的結論與預想結果吻合良好,證明了系統(tǒng)的可行性。

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