1 引言

跳頻就是“多頻、選碼、頻移鍵控”，即用偽碼序列構(gòu)成跳頻指令來控制頻率合成器，并在多個頻率中進行選擇的移頻鍵控。

跳頻通信具有抗干擾、抗截獲的能力，并能做到頻譜資源共享，所以，在當前現(xiàn)代化的電子戰(zhàn)中，跳頻通信已顯示出巨大的優(yōu)越性，它是戰(zhàn)術(shù)無線電通信抗干擾措施的具體體現(xiàn)。另外，跳頻通信也正應(yīng)用到民用通信中，以抗衰落、抗多徑、抗網(wǎng)間干擾和提高頻譜利用率。

跳頻控制器是跳頻通信系統(tǒng)中的核心部件，具有跳頻圖案的產(chǎn)生、同步、自適應(yīng)控制等功能。我們研制了超短波跳頻通信系統(tǒng)中的跳頻控制器。下面詳細討論其設(shè)計與實現(xiàn)。

2 跳頻控制器設(shè)計

2.1 主要技術(shù)參數(shù)設(shè)計

考察一下系統(tǒng)的跳頻技術(shù)性能，主要注意下列各項指標：跳頻帶寬要寬，跳頻的頻率數(shù)目要多，跳頻的速率要快，跳頻碼的周期要長，跳頻系統(tǒng)的同步時間要短。

所設(shè)計的跳頻控制器的主要性能指標如下：
    跳頻速率：203跳/ s；
    跳頻帶寬：可在30MHz～87.975MHz范圍跳，也可分段跳；
    跳頻頻率數(shù)：256個；
    組網(wǎng)能力：能組128個網(wǎng)，有遲入網(wǎng)功能；
    同步：首次同步時間0.5s，遲后入網(wǎng)同步時間為6s；
    同步可靠性：誤碼率10-1時，同步概率為95%；
    跳頻圖案：復(fù)雜非線性；
    跳頻序列周期：>1011bit；
    跳頻密鑰量：>264；
    語音數(shù)據(jù)速率：16kb/s。

2.2 硬件系統(tǒng)的設(shè)計

2.2.1 硬件電路組成

整機電路如圖1所示。

它有五個主要模塊，其功能簡要說明如下。

（1）微處理器模塊（CPU）

是跳頻控制器的核心，CPU產(chǎn)生信號控制整個跳頻控制器工作。它由87C51FB單片機及外圍電路組成。

（2）基帶模塊（BBCC）

給收發(fā)信機模塊和音頻單元之間進出的發(fā)送和接收信號選定通路。BBCC模塊含有下列微電子模塊：
    射頻音頻接口（RAI）；
    增量調(diào)制器（DM）；
    先入先出（FIFO）控制器（FC）；
    Bit同步器（BIS）：使跳頻控制器的內(nèi)部數(shù)據(jù)時鐘與接收數(shù)據(jù)同步；
    偽隨機碼發(fā)生器（PRG）：產(chǎn)生確定跳頻圖案的碼，受CPU模塊控制。

（3）接收模塊（RC）

搜綜接收數(shù)據(jù)以得到同步數(shù)據(jù)，它包含下列微電子模塊；

相關(guān)器：將收到的數(shù)據(jù)和CPU模塊提供的數(shù)據(jù)序列（相關(guān)碼）進行比較，在相一致（相關(guān)）時作出指示；

同步檢測器和TOD（Time of Day）解碼器（SYTD）：譯碼同步數(shù)據(jù)并提供指示得到同步的定時信號，還譯碼TOD數(shù)據(jù)并將譯出數(shù)據(jù)送CPU模塊，SYTD由CPU模塊控制；

實時時鐘（RTC）：當電源由跳頻控制器斷開時，這塊微電子電路保持TOD的跟蹤。跟控器電源斷開時，一塊鋰電池給RTC饋電，由一個32.768kHz振蕩器作為RTC頻率基準。

（4）定時模塊（TC）

提供定時控制信號。

（5）系統(tǒng)模塊（SYS）

使系統(tǒng)的跳頻控制單元和其他單元接口。

2.2.2 跳頻控制器工作原理

首先介紹跳頻控制器發(fā)送通路的工作原理。

（1）數(shù)字化的發(fā)送信號加到FC的串入并出寄存器，F(xiàn)C把發(fā)送數(shù)據(jù)組織為16bit一組。當二個數(shù)據(jù)字節(jié)準備好時，F(xiàn)C對CPU發(fā)信號，CPU讀取兩個字節(jié)，并把它們存入作為FIFO寄存器的RAM部分。FIFO控制器的工作起點與跳頻周期（用信號HOP表示）的起點同步。

（2）FC還包括一個8bit并入串出寄存器。送到收發(fā)信機模塊去的數(shù)據(jù)從該寄存器取出。在發(fā)送同步序列期間和頻率變換期間，從FC的串入并出寄存器來的數(shù)據(jù)積累在作為FIFO的RAM部分中。

（3）以信號FOUT-STOPPED（頻率為18.3kHz）為時鐘將FC的并入串出寄存器的數(shù)據(jù)字節(jié)移出。移出的速率（18.3kHz）高于數(shù)據(jù)裝入 FC的速率（16kHz），這兩個數(shù)據(jù)速率之差允許CPU把同步數(shù)據(jù)插入發(fā)送數(shù)據(jù)流中，并在頻率變換期間停止發(fā)送數(shù)據(jù)。

（4）由FC移出的數(shù)據(jù)送到射頻音頻接口RAI模塊。RAI對發(fā)送信號濾波并把得到的信號TXBBR加到收發(fā)信機模塊系統(tǒng)連接器。

下面再敘述跳頻控制器接收通路的工作原理。

（1）RAI把接收信號RXBBR通到位同步器BIS、相關(guān)器COR，并經(jīng)線性均衡器加到FC。

（2）COR將接收的數(shù)據(jù)和CPU提供的基準序列進行逐bit的比較，當一致bit數(shù)大于CPU提供的門限時，COR給出相關(guān)脈沖。

（3）正相關(guān)脈沖和負相關(guān)脈沖加到位于RC模塊的SYTD微電子模塊。SYTD監(jiān)視正相關(guān)脈沖，以便檢測同步序列。當檢測到同步序列時，SYTD產(chǎn)生信號S4。S4的出現(xiàn)受一窗口信號W2的控制。

（4）bit同步器BIS使跳頻控制器的接收時鐘FOUT與接收數(shù)據(jù)的實際時鐘速率同步。在收發(fā)信機模塊的4ms換頻間隔期間和接收同步數(shù)據(jù)時，一窗口信號W1堵塞FOUT信號。

（5）FC把接收數(shù)據(jù)送到FIFO寄存器，然后從FIFO寄存器送到RAI或DM。接收方式時FC的工作方式和發(fā)送方式時的相反，即，數(shù)據(jù)以18.3kHz速率注入控制器，并以16kHz速率從控制器讀出。

（6）出現(xiàn)在FC輸出端的串序數(shù)據(jù)加到DM。DM把數(shù)據(jù)變換成模擬信號，并送到RAI。

2.2.3 FPGA在硬件設(shè)計中的應(yīng)用

由于FPGA器件具有工作速度快、集成度高和現(xiàn)場可編程的優(yōu)點，在本設(shè)計中，F(xiàn)C模塊、COR模塊、BIS模塊、SYTD模塊和PRG模塊等均由XILINX公司的FPGA芯片設(shè)計實現(xiàn)。

2.3 軟件系統(tǒng)的設(shè)計

在軟件設(shè)計中，既綜合了系統(tǒng)的功能、懷能要求及硬件電路，又考慮了軟件的易維護性，采用模塊化結(jié)構(gòu)。整個軟件設(shè)計由主程序模塊（MAIN）、公用程序模塊（COM）、發(fā)送程序模塊（TR）、搜索程序模塊（SR）和接收程序模塊（RC）等組成。下面簡要介紹RC模塊中有關(guān)中斷服務(wù)程序的設(shè)計。

系統(tǒng)接收時，跳頻控制器的主要定時控制信號時序示意圖如圖2所示。

87C51FB單片機的PCA模塊設(shè)置成三個高速輸出方式和一個捕獲方式，分別產(chǎn)生HOP信號、W1信號和W2信號及捕獲S4信號。其中，HOP為頻率跳變控制信號，其上升沿指示一個跳周期的開始；W1為窗口信號，低電平期阻塞數(shù)據(jù)進入FC，高電平期接收機接收數(shù)據(jù)；S4信號指示同步序列已檢出；W2為窗口信號，僅需要同步數(shù)據(jù)期間允許S4信號通過。

HOP、W1和W2信號均以S4信號為基準，在生次收到S4信號時進行調(diào)整，接收過程所要完成的主要任務(wù)被分別安排在PCA中斷服務(wù)程序中的S4中斷服務(wù)子程度、HOP中斷服務(wù)于程序、W1中斷服務(wù)子程度和W2中斷服務(wù)子程度中進行。

PCA中斷服務(wù)程序流程如圖3所示。

3 結(jié)束語

本文介紹的跳頻控制器已被成功地應(yīng)用于超短波跳頻通信系統(tǒng)中，性能穩(wěn)定可靠。

參考文獻
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