摘 要： 為了解決電子偵察接收機(jī)中同時(shí)到達(dá)信號(hào)的接收問題，從傳統(tǒng)的低通濾波器結(jié)構(gòu)出發(fā)，給出了一種無盲區(qū)高效數(shù)字信道化接收模型。信道化之后進(jìn)行瞬時(shí)幅度和相位差提取。通過系統(tǒng)仿真，驗(yàn)證了該信道化模型的正確性；通過搭建信道化接收機(jī)的硬件平臺(tái)并對(duì)實(shí)際系統(tǒng)測(cè)試，驗(yàn)證了瞬時(shí)幅度及相位差測(cè)試的正確性。
關(guān)鍵詞： 電子偵察接收機(jī)；數(shù)字信道化；瞬時(shí)幅度

數(shù)字信號(hào)處理技術(shù)已經(jīng)廣泛應(yīng)用于電子偵察、雷達(dá)信號(hào)處理等眾多領(lǐng)域?，F(xiàn)代電子戰(zhàn)接收機(jī)要求其具有較大的瞬時(shí)寬帶、高靈敏度以及大動(dòng)態(tài)范圍，具備對(duì)同時(shí)到達(dá)信號(hào)的檢測(cè)能力，以及高測(cè)頻精度和高頻率分辨率等特點(diǎn)。因此，寬帶數(shù)字接收機(jī)的研究已經(jīng)成為該領(lǐng)域的研究熱點(diǎn)。隨著高性能ADC器件相繼出現(xiàn)，目前采樣速率達(dá)到1 GHz以上的高速ADC的分辨率最多能達(dá)到10 bit[1]，這使得偵察接收機(jī)的瞬時(shí)帶寬可以達(dá)到數(shù)百兆赫茲，同時(shí)可以保證較大的動(dòng)態(tài)范圍，而數(shù)字信道化技術(shù)的應(yīng)用則解決了高速采樣率與后續(xù)低速數(shù)字信號(hào)處理之間的矛盾問題。
本文介紹的無盲區(qū)高效信道化偵察接收機(jī)，高速ADC采用NS的模數(shù)轉(zhuǎn)換器ADC08D1000，分辨率8 bit，采樣速率1 GS/s；采用交叉采樣其采樣速率可達(dá)到2 GS/s；FPGA采用了ALTERA公司StratixII系列EP2S60芯片。數(shù)字信道化在FPGA內(nèi)部實(shí)現(xiàn)，信道化后續(xù)對(duì)瞬時(shí)幅度和相位差進(jìn)行了提取。
1 高效數(shù)字信道化
1.1 信道化頻帶劃分
由于實(shí)際信號(hào)都是實(shí)信號(hào)，本文主要對(duì)實(shí)信號(hào)的頻帶劃分進(jìn)行研究。實(shí)信號(hào)頻譜具有對(duì)稱性，因此其頻帶劃分均在[0，π]區(qū)間。實(shí)信號(hào)頻帶劃分分為偶型排列和奇型排列兩種[2]，圖1給出的是具有代表性的兩種頻帶劃分情況。

1.2 高效信道化模型
由于實(shí)際信號(hào)為實(shí)信號(hào)，因此針對(duì)實(shí)信號(hào)的高效信道化結(jié)構(gòu)做進(jìn)一步分析。根據(jù)不同頻帶劃分，可得到數(shù)字信道化的高效結(jié)構(gòu)。圖2（a）為實(shí)信號(hào)偶型排列高效結(jié)構(gòu)，圖2（b）為實(shí)信號(hào)奇型排列高效結(jié)構(gòu)。

從上述兩種高效結(jié)構(gòu)中可以看出：采樣后的數(shù)據(jù)先抽取后濾波，降低了工作速率，以保證FPGA可進(jìn)行處理，同時(shí)DFT結(jié)構(gòu)可以利用FFT來實(shí)現(xiàn)。在實(shí)信號(hào)高效結(jié)構(gòu)中，偶型排列的高效結(jié)構(gòu)復(fù)雜度要低于奇型排列的高效結(jié)構(gòu)，但是偶型排列的高效結(jié)構(gòu)用于雷達(dá)信號(hào)的偵察接收時(shí)，其第0個(gè)信道的輸出為實(shí)信號(hào)，其他信道輸出均為復(fù)信號(hào)。因此第0個(gè)信道的輸出不能直接用于后續(xù)參數(shù)提取等處理，而奇型排列的高效結(jié)構(gòu)不存在這種問題，每個(gè)信道輸出均為復(fù)信號(hào)，可以直接進(jìn)行后續(xù)參數(shù)提取等處理[4，5]。
2 系統(tǒng)硬件電路設(shè)計(jì)
該系統(tǒng)采用1片ADC08D1000實(shí)現(xiàn)中頻信號(hào)的采樣，由于該芯片為雙通道ADC，當(dāng)采樣速率為1 GS/s時(shí)，可實(shí)現(xiàn)雙通道中頻采樣；當(dāng)該芯片工作于交叉采樣模式時(shí)，可以實(shí)現(xiàn)單通道2 GS/s采樣。本系統(tǒng)中該芯片采樣速率為1 GS/s，其系統(tǒng)采樣時(shí)鐘由高速時(shí)鐘產(chǎn)生芯片ADF4360-7提供，該時(shí)鐘芯片采用FPGA實(shí)現(xiàn)可編程控制，參考時(shí)鐘為16 MHz的晶振。該系統(tǒng)的整體系統(tǒng)原理框圖如圖3所示。

其中ADC08D1000作為重要的器件[6]，其配置參數(shù)選擇見表1。

3 系統(tǒng)仿真與測(cè)試
3.1 信道化仿真
輸入信號(hào)分別為正弦信號(hào)和LFM信號(hào)，具體參數(shù)如下：正弦信號(hào)頻率260 MHz；LFM信號(hào)：起始頻率22 MHz，終止頻率27 MHz，其數(shù)字信道化仿真結(jié)果如圖4所示。

3.2 瞬時(shí)幅度測(cè)試
借助QuartusII軟件中的SignalTapII邏輯分析儀，對(duì)瞬時(shí)幅度進(jìn)行了測(cè)試記錄。當(dāng)輸入信號(hào)功率為0 dBm、信號(hào)形式為脈沖波、脈沖寬度為0.5μs、脈沖重復(fù)周期為5 μs時(shí)，改變載波頻率分別記錄下不同載波頻率信道化輸出的各子帶的瞬時(shí)幅度曲線。限于篇幅，這里僅給出載波頻率156 MHz時(shí)各子帶的瞬時(shí)幅度曲線，如圖5所示。

3.3 相位差測(cè)試
入射電磁波到達(dá)天線的波程不同，這種波程差的存在使得兩天線之間存在相位差，該相位差是偵察接收機(jī)用來測(cè)量目標(biāo)角度的參數(shù)。在完成瞬時(shí)相位提取的基礎(chǔ)上，對(duì)兩個(gè)通道提取的瞬時(shí)相位做差即可得到相位差。該相位差求取的前提是2個(gè)通道的子信道必須對(duì)應(yīng)。對(duì)2個(gè)通道輸入某一固定相位差，通過測(cè)試可以得到圖6所示的測(cè)試結(jié)果。

本文介紹的基于高效信道化的偵察接收機(jī)瞬時(shí)帶寬可達(dá)到500 MHz，利用高效結(jié)構(gòu)實(shí)現(xiàn)均勻信道劃分，并實(shí)現(xiàn)了瞬時(shí)幅度和相位差提取功能。通過系統(tǒng)仿真驗(yàn)證了高效信道化模型的正確性；構(gòu)造了一個(gè)實(shí)際的硬件平臺(tái)。經(jīng)實(shí)際系統(tǒng)測(cè)試，驗(yàn)證了瞬時(shí)幅度和相位差提取的正確性。由于FPGA具有結(jié)構(gòu)化設(shè)計(jì)靈活的特點(diǎn)，在資源更多的FPGA中，可實(shí)現(xiàn)更高指標(biāo)的系統(tǒng)。因此，該方法具有較高的工程應(yīng)用價(jià)值。
參考文獻(xiàn)
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