上面的兩章主要是針對信號完整性來進行的仿真，時序的仿真過程與上述的是一致的，但時序還涉及到很多概念與數(shù)據(jù)計算，在這一章中主要講述時序仿真的一些概念。 4.1 時序(TIMING)的一些參數(shù) Cadence所完成的時序仿真實際上是建立在“Solution Space”的設計思想上的。所謂“Solution Space”就是通過分析電路原理、器件手冊等資料得出一個理論的最惡劣條件下的時序最大可用空間，然后通過Cadence仿真軟件計算出在滿足該理論時序時對器件布局和布線的約束要求。在實踐中我們總結了一張時序參數(shù)表格，如圖 4－1所示（該表中的計算公式只是一種典型的時序分析，對于一些特殊的時序分析要根據(jù)具體情況定，但思想方法是一樣的，有些參數(shù)在第四章已經作了說明） 。該表中行 4 – 24為理論參數(shù)，一般從器件手冊中查找得到，行 25 – 27 為計算的理論結果，行 28、29為仿真結果。下面結合該表介紹時序仿真的過程。圖 4-1 時序參數(shù)表格7、TOP NAME：是我們對要仿真的拓撲取的名字。該名字最好與相應的網(wǎng)絡名相關。 8、From和 To：該兩行分別填寫驅動器和接收器的管腳號。采用：位號：管腳號格式。 9、Signaling Type：信號類型。對于信號類型我們定義為三種：源同步、外同步和異步。 在4.2 和 4.3 中會對這兩種方式分別進行仿真過程介紹。1）源同步：源同步也即是同步時鐘由發(fā)送數(shù)據(jù)或接收數(shù)據(jù)的芯片提供。如圖 6－2 所示。該圖是 48520與 SDRAM的連接關系。①為源同步時鐘，由 48520 提供；②為地址總線由 48520提供，單向；③為數(shù)據(jù)總線，雙向。 2）外同步：外同步也即同步時鐘的提供既不是數(shù)據(jù)發(fā)送芯片也不是數(shù)據(jù)接收芯片，而是由另外的時鐘芯片提供。如圖 4－2 所示。 3）異步：顧名思義是該信號沒有時序要求。對于此類信號也就不存在時序仿真的問題。圖 4-2 源同步示例圖4-3 外同步示例10、Vil/Vih：輸入緩沖器的輸入高電平和低電平值。 11、Tsetup：輸入緩沖器要求的信號建立時間。 12、Thold：輸入緩沖器要求的信號保持時間。13、Vmeas：輸出緩沖器的測量電壓。 14、Tcomin/Tcomax：輸出緩沖器的時鐘到數(shù)據(jù)有效延時最小值/最大值。參考圖 4－4。圖 4－4：Tcomin/Tcomax圖示15、Test load：Tcomin/Tcomax的測試條件。 16、Ref Clk Name：同步時鐘的網(wǎng)絡名。 17、Clock Cycle Time：同步時鐘周期，單位 ns。 18、Tjitter：即同步時鐘相位的抖動。 19、Tskew：同步時鐘相位的偏移。 20、Tft_clk_fast/Tft_clk_slow：是同步時鐘的 Flight time值。當時鐘方向與數(shù)據(jù)方向同向時定義為正，反向時為負。對于該值的確定由時鐘線的仿真結果確定。 21、Design Margin Fast/Design Margin Slow：設計余量。 22、Switch delay@fast/Settle delay@slow：該兩項填寫實際仿真結果，仿真結果應滿足上面介紹的要求。一般說來應保證 Settle delay@slow滿足要求，Switch delay@fast 在難以滿足時可以適當放寬。Tflight_time_min/Tflight_time_max：根據(jù)以上參數(shù)理論計算的空間范圍