我們先來看看時序分析器如何打開，單獨運行版本，可以從ISE的程序啟動目錄下打開，如圖1所示。
圖1 啟動單獨運行時序分柝器
打開時序分析器后，需要指定NCD設計文件和PCF約束文件。如果要做Post-MAP（映射后）的時序分析，需打開design＿map.ncd文件；如果要做Post－Place ＆ Route（布局布線）后的時序分析時，需要打開design.ncd文件，如圖1所示。
我們也可以直接在ISE工程里打開時序分析器。如果要做Post－MAP（映射后）時序分析，則在【Process】窗口中展開MAP目錄，雙擊【Analyze Post－MAP Static Timing】圖標就會打開時序分析器；如果要做Post－Place ＆ Route（布局布線后）時序分析，則展開“Place＆Route”目錄，然后雙擊【Analyze Post－Place＆Route Static Timing】圖標打開時序分析器，如圖2所示。如果之前的Process步驟沒有運行過，雙擊時序分析器圖標會讓ISE先運行前面的Process步驟，／然后才能打開時序分析器。
圖2 指定設計文件和約束文件
圖3 做Post-MAP和丨做Post-Place＆Route時序分析
Post-MAP時序報告可以用來在布局布線之前對設計的陣能進行評估，雖然報告里的布線延時是估計的，但邏輯延時卻足有用的信息，一般來說當邏輯延時大于整個路徑的目標延時的40％時，布局布線的結果就很有可能不滿足時序目標． 通過Post-MAP時序報告中的關鍵路徑進行分析，有助于在花時間做布局布線之前就發(fā)現(xiàn)設計中潛在的時序瓶頸。。對于發(fā)現(xiàn)的這些路徑，可以通過修改設計減少邏輯級數(shù)來改善．如果邏輯延時小于30％，那么Place＆Route的努力程度降低,這就意味著布線的時間將會減少。
Post-Place＆Route時序報告是布局布線之后的時序分析結果，它為用戶提供了全面的時序信息．如果所有的約束都滿足了要求，就可以繼續(xù)運行Generate Programming File產(chǎn)生FPGA加載文件；如果有不滿足約束的路徑， 就要看看這些路徑的邏輯延時與布線延時的比例究竟是多少。如果布線延時比例超過60％，可以嘗試提高Pace＆Route的努力程度，或者嘗試使用Reentrant Route模式和Mu lti-pass Place＆Route模式重新做布局布線，Reentrant Route模式是指在當前布局布線的結果上繼續(xù)做進一步的布線努力：Mu lti-pass Place＆Route模式是指在MAP基礎上多個布局布線的版本，然后保留結果最好的版本．
如果這些努力仍然不能解決問題，或者邏輯延時的比例大于40％，就要通過修改設計，減少邏輯級數(shù)來解決．
接下來我們介紹工具中的的多個常用快捷圖標，圖標
（Analwe Against Tmjng Constraints）是根據(jù)用戶設定的約束對設計做時序分析的快捷冬標：單擊它會讓時序分析器根擁現(xiàn)有約束分析設計。
圖標
（Analyze Against Auto Generated Design Constraints）足讓時序分析器根據(jù)ISE 自動生成的約束對設計做分析．在沒有用戶約束或者約束不完備的清況下，用這個途徑可以對設計做一個很好的分析。使用這種方式分析時在UCF和PCF里的所有用戶約束都被忽略。時序分析器會報告出設計中所有時鐘的最高運行頻率，最差情況下輸入管腳的建立和保持（setup＆hold）時間，輸出管腳的時時鐘到輸出（clock to output）時間， 以及所有時鐘路徑的延時。
圖標
（Analyze Against User Specified Paths by Defining Endpoints）走讓時序分析器對用戶指定的路徑做詳細分析，用戶指定的路徑是通過指定路徑端點的方式來定義的，時序分析器會報告出最差情況下所有用戶指定路徑的延時．使用這種方式分析時在UCF和PCP中的所有用戶約束都將被忽略，圖4是單擊圖標后彈出竹時序分析設置窗口，用戶可以從左邊資源目錄中找出要分析路徑的端點，然后添加到右邊起點和終點窗口里就完成了路徑設置，也可以用查找的方式找到又象后添加。
圖4：時序分析設置窗口
來源:ks991次
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