您的開(kāi)發(fā)團(tuán)隊(duì)是否需要在極短的時(shí)間內(nèi)打造出既復(fù)雜又富有競(jìng)爭(zhēng)力的新一代系統(tǒng)?賽靈思All Programmable器件可助您一臂之力，它相對(duì)傳統(tǒng)可編程邏輯和I/O，新增了軟件可編程ARM處理系統(tǒng)、可編程模擬混合信號(hào)(AMS)子系統(tǒng)和不斷豐富的高復(fù)雜度的IP，支持開(kāi)發(fā)團(tuán)隊(duì)突破原有的種種設(shè)計(jì)限制。賽靈思有多種All Programmable器件可供用戶(hù)選擇，構(gòu)成這些器件的各種硅片組合使用賽靈思獨(dú)特的高性能3D堆疊硅片互聯(lián)技術(shù)彼此互聯(lián)。這些領(lǐng)先一代的All Programmable器件為用戶(hù)提供的功能，遠(yuǎn)超常規(guī)可編程邏輯所能及，為用戶(hù)開(kāi)啟了一個(gè)全面可編程系統(tǒng)集成的新時(shí)代。

All Programmable抽象化與自動(dòng)化有何意義?

其意義在于采用賽靈思All Programmable器件，用戶(hù)的開(kāi)發(fā)團(tuán)隊(duì)可以用更少的部件實(shí)現(xiàn)更多系統(tǒng)功能，提升系統(tǒng)性能，降低系統(tǒng)功耗，減少材料清單(BOM)成本，同時(shí)滿(mǎn)足嚴(yán)格的產(chǎn)品上市時(shí)間要求。但如果不借助強(qiáng)大的硬件、軟件、系統(tǒng)設(shè)計(jì)工具和設(shè)計(jì)流程，則無(wú)法將這些優(yōu)勢(shì)交到您的設(shè)計(jì)團(tuán)隊(duì)的手中，您也不可能實(shí)現(xiàn)這些優(yōu)勢(shì)。賽靈思把所需的這些硬件、軟件和系統(tǒng)設(shè)計(jì)開(kāi)發(fā)流程統(tǒng)稱(chēng)為“All Programmable抽象化(All Programmable Abstraction)”。

All Programmable抽象化與自動(dòng)化

在這種使用All Programmable抽象化進(jìn)行先進(jìn)的領(lǐng)先一代的硬件、軟件和系統(tǒng)開(kāi)發(fā)過(guò)程中，起著核心作用的是賽靈思Vivado設(shè)計(jì)套件。Vivado設(shè)計(jì)套件是一種以IP和系統(tǒng)為中心的、領(lǐng)先一代的全新SoC增強(qiáng)型綜合開(kāi)發(fā)環(huán)境，可解決用戶(hù)在系統(tǒng)級(jí)集成和實(shí)現(xiàn)過(guò)程中常見(jiàn)的生產(chǎn)力瓶頸問(wèn)題。

就在同類(lèi)競(jìng)爭(zhēng)解決方案還在試圖通過(guò)擴(kuò)展過(guò)時(shí)且松散連接的分立工具來(lái)跟上片上集成的高速發(fā)展的時(shí)候，Vivado設(shè)計(jì)套件憑借業(yè)界最先進(jìn)的SoC增強(qiáng)型設(shè)計(jì)方法和算法，提供了獨(dú)特、高度集成的開(kāi)發(fā)環(huán)境，為設(shè)計(jì)者帶來(lái)了設(shè)計(jì)生產(chǎn)力的極大提升。Vivado設(shè)計(jì)套件將硬件、軟件和系統(tǒng)工程師的生產(chǎn)力提升到了一個(gè)全新的水平。

以下九大理由，將讓您了解到Vivado設(shè)計(jì)套件為何能夠提供領(lǐng)先一代的設(shè)計(jì)生產(chǎn)力、簡(jiǎn)便易用性，以及強(qiáng)大的系統(tǒng)級(jí)集成能力。

理由二：Vivado以可預(yù)測(cè)的結(jié)果提供穩(wěn)健可靠的性能和低功耗

出于納米級(jí)IC設(shè)計(jì)的物理原因，互聯(lián)已經(jīng)成為28nm及更高工藝節(jié)點(diǎn)的可編程邏輯器件架構(gòu)的性能瓶頸。Vivado設(shè)計(jì)套件采用先進(jìn)的布局布線算法，可突破該性能瓶頸，而且點(diǎn)擊鼠標(biāo)即可得到高性能結(jié)果。

Vivado設(shè)計(jì)套件的分析型布局布線算法能夠同步優(yōu)化包括時(shí)序、互聯(lián)使用和走線長(zhǎng)度在內(nèi)的多重變量，提供可預(yù)測(cè)的設(shè)計(jì)收斂。同時(shí)，Vivado的實(shí)現(xiàn)引擎可保證在邏輯利用率高的大型器件上得到的結(jié)果和在器件利用率較低的設(shè)計(jì)上得到的結(jié)果一樣優(yōu)異。此外，在系統(tǒng)設(shè)計(jì)規(guī)模隨著系統(tǒng)功能的增加而逐步增大的情況下，Vivado既能保持高性能結(jié)果，還能提高各次運(yùn)行結(jié)果間的一致性。

如圖2所示，與同類(lèi)競(jìng)爭(zhēng)工具相比，Vivado設(shè)計(jì)套件可隨著利用率的提升提供更出色的性能，同時(shí)還能處理更大規(guī)模的設(shè)計(jì)。

注：如圖2所示，同類(lèi)競(jìng)爭(zhēng)工具的結(jié)果的平均變動(dòng)要比使用Vivado設(shè)計(jì)套件得到的結(jié)果大四倍。另外，值得注意的是同類(lèi)競(jìng)爭(zhēng)解決方案在填滿(mǎn)器件時(shí)，可用性能下降了一半。與此形成鮮明對(duì)比的是，Vivado設(shè)計(jì)套件在受測(cè)的不同設(shè)計(jì)上得到的結(jié)果一致，性能保持穩(wěn)定。最后還需要注意是同類(lèi)競(jìng)爭(zhēng)解決方案不能處理Vivado設(shè)計(jì)套件能夠成功處理的大型系統(tǒng)。同類(lèi)競(jìng)爭(zhēng)解決方案很快就不堪重負(fù)。

圖2：以復(fù)制次數(shù)為標(biāo)準(zhǔn)的性能對(duì)比

Vivado降低系統(tǒng)功耗

Vivado設(shè)計(jì)套件提供了業(yè)界一流的系統(tǒng)功耗分析與優(yōu)化工具。從架構(gòu)或器件選擇階段開(kāi)始，設(shè)計(jì)人員就可以運(yùn)用準(zhǔn)確且易用性無(wú)與倫比的Xilinx Power Estimator(XPE，賽靈思功耗評(píng)估器)電子數(shù)據(jù)表來(lái)確定系統(tǒng)功耗。設(shè)計(jì)人員不僅能夠通過(guò)XPE的快速 評(píng)估(Quick Estimate)和IP向?qū)лp松入門(mén)，而且還能夠簡(jiǎn)單并排比較多種實(shí)現(xiàn)方案，幫助設(shè)計(jì)團(tuán)隊(duì)微調(diào)設(shè)置，以便地為各種場(chǎng)景精確建模。

當(dāng)設(shè)計(jì)進(jìn)入編譯階段，Vivado設(shè)計(jì)套件繼續(xù)提供準(zhǔn)確的功耗分析和估算。Vivado設(shè)計(jì)套件開(kāi)箱即用，能夠在不給系統(tǒng)設(shè)計(jì)的時(shí)序造成負(fù)面影響的情況下自動(dòng)降低設(shè)計(jì)的功耗。如果用戶(hù)還需要進(jìn)一步降低功耗，可以使用Vivado設(shè)計(jì)套件獨(dú)有功能，充分利用賽靈思7系列精細(xì)粒度時(shí)鐘門(mén)控技術(shù)，進(jìn)一步降低整個(gè)系統(tǒng)設(shè)計(jì)或部分設(shè)計(jì)的功耗。

這種Vivado設(shè)計(jì)套件實(shí)現(xiàn)的智能時(shí)鐘門(mén)控優(yōu)化技術(shù)能夠平均降低動(dòng)態(tài)功耗18%，如圖3所示。

Vivado設(shè)計(jì)套件提供了一系列無(wú)與倫比功能與特性，可幫助用戶(hù)輕松完成對(duì)設(shè)計(jì)的分析工作。用戶(hù)可以甄別出功耗最大的模塊，從而明確從哪些模塊切入，高效而明顯降低系統(tǒng)功耗。所有這些功能都內(nèi)置在通用Vivado集成設(shè)計(jì)環(huán)境(IDE)中，所以設(shè)計(jì)團(tuán)隊(duì)僅借助一款統(tǒng)一的工具套件，就可一次性最小化系統(tǒng)功耗。

系統(tǒng)功耗是設(shè)計(jì)大多數(shù)產(chǎn)品時(shí)應(yīng)考慮的一個(gè)重要因素，Vivado設(shè)計(jì)套件提供的領(lǐng)先一代設(shè)計(jì)工具是對(duì)賽靈思All Programmable器件的有力補(bǔ)充和完善。

圖3：運(yùn)用智能時(shí)鐘門(mén)控優(yōu)化實(shí)現(xiàn)的動(dòng)態(tài)功耗比率(按動(dòng)態(tài)功耗降幅分類(lèi))

加快系統(tǒng)集成

理由四：使用Vivado高層次綜合生成基于C語(yǔ)言的IP

如今的無(wú)線、醫(yī)療、軍用和消費(fèi)類(lèi)應(yīng)用均比以往更加尖端，使用的算法也比以往更加復(fù)雜。業(yè)界算法開(kāi)發(fā)的金標(biāo)準(zhǔn)就是采用C、C++和SystemC高級(jí)編程語(yǔ)言。過(guò)去設(shè)計(jì)流程中需要經(jīng)過(guò)一個(gè)緩慢且容易出錯(cuò)的步驟來(lái)將用C、C++或SystemC語(yǔ)言編寫(xiě)的算法轉(zhuǎn)換為適合于綜合的Verilog或VHDL硬件描述。而現(xiàn)在Vivado設(shè)計(jì)套件系統(tǒng)版本中提供的Vivado高層次綜合功能可輕松地自動(dòng)完成這一步驟。

您以往可能聽(tīng)說(shuō)過(guò)C語(yǔ)言級(jí)硬件綜合。不管您聽(tīng)說(shuō)過(guò)什么，C語(yǔ)言級(jí)算法綜合已成為系統(tǒng)級(jí)設(shè)計(jì)的捷徑。當(dāng)前有超過(guò)400名用戶(hù)正在成功利用Vivado高層次綜合(HLS)技術(shù)開(kāi)發(fā)符合C、C++和SystemC語(yǔ)言規(guī)范的賽靈思All Programmable器件用IP硬核。

Vivado HLS通過(guò)下列功能，讓系統(tǒng)和設(shè)計(jì)架構(gòu)師走上IP硬核開(kāi)發(fā)的捷徑：

● 算法描述、數(shù)據(jù)類(lèi)型規(guī)格(整數(shù)、定點(diǎn)或浮點(diǎn))和接口(FIFO、AXI4、AXI4-Lite、AXI4-Stream)抽象化;

● 采用可提供最佳QoR(結(jié)果質(zhì)量)的基于指令的架構(gòu)感知型編譯器;

● 使用C/C++測(cè)試平臺(tái)仿真、自動(dòng)化VHDL/Verilog仿真和測(cè)試臺(tái)生成功能加快模塊級(jí)驗(yàn)證;

● 發(fā)揮整套Vivado設(shè)計(jì)套件的功能，將生成的IP硬核輕松嵌入基于RTL的設(shè)計(jì)流程中;發(fā)揮Vivado System Generator for DSP的功能，將生成的IP硬核輕松嵌入基于模型的設(shè)計(jì);發(fā)揮Vivado IP集成器(Vivado IP Integrator)的功能，將生成的IP硬核輕松集成到基于模塊的設(shè)計(jì)。

這樣硬件設(shè)計(jì)人員就有更多時(shí)間投入到設(shè)計(jì)領(lǐng)域的探索中，即有更多時(shí)間評(píng)估備選架構(gòu)，找出真正理想的設(shè)計(jì)解決方案，輕松應(yīng)對(duì)各種嚴(yán)峻的系統(tǒng)設(shè)計(jì)挑戰(zhàn)。例如設(shè)計(jì)人員將行業(yè)標(biāo)準(zhǔn)的浮點(diǎn)math.h運(yùn)算與Vivado HLS結(jié)合使用，就能夠在實(shí)現(xiàn)較手動(dòng)編碼的RTL更優(yōu)異的QoR的同時(shí)，讓線性代數(shù)算法的執(zhí)行速度呈數(shù)量級(jí)提高(10倍)，如表1所示。

表1：Vivado HLS實(shí)現(xiàn)的QoR

通過(guò)集成到OpenCV環(huán)境中的預(yù)先編寫(xiě)、預(yù)先驗(yàn)證的視覺(jué)與視頻功能，Vivado HLS還能加速基于賽靈思Zynq-7000 All Programmable SoC器件的系統(tǒng)的實(shí)時(shí)Smarter Vision算法的開(kāi)發(fā)工作。此類(lèi)系統(tǒng)使用運(yùn)行在Zynq SoC的雙核ARM處理系統(tǒng)上的軟件和位于Zynq SoC高性能FPGA架構(gòu)上的硬件來(lái)運(yùn)行這些算法(如圖6所示)。

圖6：Vivado HLS加快基于OpenCV的開(kāi)發(fā)工作

圖字：

使用Vivado HLS Smarter Vision庫(kù)的各項(xiàng)功能，用戶(hù)借助硬件加速就能迅速實(shí)現(xiàn)復(fù)雜像素處理接口和基本視頻分析功能的實(shí)時(shí)運(yùn)行。

(如欲立即開(kāi)始使用Vivado HLS，敬請(qǐng)下載《如何使用Vivado高層次綜合的FPGA設(shè)計(jì)》。這是一本以賽靈思對(duì)其主要客戶(hù)舉辦的培訓(xùn)為依據(jù)的綜合性用戶(hù)指南。該指南可快速向軟件工程師教授如何將軟件算法從處理器上移植到賽靈思All Programmable FPGA和SoC的可編程邏輯上，加快他們的代碼運(yùn)行速度。)