為減少迭代次數(shù)和總體設(shè)計(jì)時(shí)間，并提高整體生產(chǎn)力，賽靈思用一個(gè)單一的、共享的、可擴(kuò)展的數(shù)據(jù)模型建立其設(shè)計(jì)實(shí)現(xiàn)流程，這種框架也常見(jiàn)于當(dāng)今最先進(jìn)的ASIC設(shè)計(jì)環(huán)境。Feist說(shuō)：“這種共享、可擴(kuò)展的數(shù)據(jù)模型可讓流程中的綜合、仿真、布局規(guī)劃、布局布線等所有步驟在內(nèi)存數(shù)據(jù)模型上運(yùn)行，故在流程中的每一步都可以進(jìn)行調(diào)試和分析，這樣用戶就可在設(shè)計(jì)流程中盡早掌握關(guān)鍵設(shè)計(jì)指標(biāo)的情況，比如時(shí)序、功耗、資源利用和布線擁塞等。而且這些指標(biāo)的估測(cè)將在實(shí)現(xiàn)過(guò)程中隨著設(shè)計(jì)流程的推進(jìn)而更趨于精確。”

具體來(lái)說(shuō)，這種統(tǒng)一的數(shù)據(jù)模型使賽靈思能夠?qū)⑵湫滦投嗑S分析布局布線引擎與套件的RTL綜合引擎、新型多語(yǔ)言仿真引擎以及IP集成器(IPIntegrator)、引腳編輯器(PinEditor)、布局規(guī)劃器(FloorPlanner)、芯片編輯器(ChipEditor)等功能緊密集成在一起。此外，該數(shù)據(jù)模型使賽靈思能夠?yàn)樵摴ぞ咛准鋫淙娴慕徊嫣綔y(cè)功能，以便用戶跟蹤并交叉探測(cè)原理圖、時(shí)序報(bào)告、邏輯單元或其它視圖，直至HDL代碼中的給定問(wèn)題。

Feist說(shuō)：“用戶現(xiàn)在可以對(duì)設(shè)計(jì)流程中的每一步進(jìn)行分析，而且環(huán)環(huán)相扣。在綜合后的流程中，我們還提供時(shí)序、功耗、噪聲和資源利用分析功能。所以如果很早就發(fā)現(xiàn)時(shí)序或功耗不符合要求，我可以通過(guò)短時(shí)迭代，前瞻性地解決問(wèn)題，而不必等到布局布線完成后多次執(zhí)行長(zhǎng)時(shí)間迭代來(lái)解決。”

Feist指出，這種可擴(kuò)展數(shù)據(jù)模型提供的緊密集成功能還增強(qiáng)了按鍵式流程的效果，從而可滿足用戶對(duì)工具實(shí)現(xiàn)最大自動(dòng)化，完成大部分工作的期望。Feist表示，這種模型還能夠滿足客戶對(duì)更高級(jí)的控制、更深入的分析以及掌控每個(gè)設(shè)計(jì)步驟進(jìn)程的需要。