摘    要：GPIB接口是測試儀器中常用的接口方式。通過將接口設(shè)計分解為同步狀態(tài)機設(shè)計和寄存器讀寫電路設(shè)計，采用Verilog語言實現(xiàn)了滿足IEEE488.1協(xié)議的IP Core設(shè)計。將此IP Core固化到FPGA芯片中即可實現(xiàn)GPIB各種接口功能。

引言

在自動測試領(lǐng)域中，GPIB通用接口是測試儀器常用的接口方式，具有一定的優(yōu)勢。通過GPIB組建自動測試系統(tǒng)方便且費用低廉。而GPIB控制芯片是自動測試系統(tǒng)中的關(guān)鍵芯片，此類芯片只有國外少數(shù)公司能生產(chǎn)，不僅價格昂貴，而且購買不便。因此，GPIB 接口的FPGA實現(xiàn)具有很大的實用價值。

本文論述的是采用Verilog語言來設(shè)計基于IEEE488.1協(xié)議的IP Core，然后將用戶邏輯與此Core集成在一片F(xiàn)PGA中實現(xiàn)GPIB接口功能。

GPIB 接口體系結(jié)構(gòu)設(shè)計

首先把整個待設(shè)計系統(tǒng)劃分為若干基本功能模塊，其中包括復(fù)雜的同步狀態(tài)機以及寄存器讀寫電路。內(nèi)部結(jié)構(gòu)如圖1所示。

接口功能設(shè)計

接口功能的設(shè)計是設(shè)計的核心。按照IEEE488.1協(xié)議與實際設(shè)計的要求，設(shè)計選取了八種接口功能：源方掛鉤 、受方掛鉤、講者、聽者、服務(wù)請求、遠控/本控、器件清除和器件觸發(fā)。其中源方掛鉤接口功能保證多項消息的正確傳輸；受方掛鉤接口功能保證正確地接受遠地消息；講者接口功能讓器件在接口上把數(shù)據(jù)發(fā)送到其他一些器件去；聽者接口功能讓器件在接口上接受來自于其他器件的數(shù)據(jù)；本控就是本地控制(面板或后背板)。在實際設(shè)計中，再把各接口功能劃分為若干相關(guān)狀態(tài)，這樣在用VerilogHDL實現(xiàn)這些相互作用影響的狀態(tài)躍遷的時候就可以引入狀態(tài)機設(shè)計。為了保持狀態(tài)機之間相互的狀態(tài)掛鉤的協(xié)調(diào)一致性，設(shè)計采用同步狀態(tài)機，在時鐘信號的觸發(fā)下，完成各個狀態(tài)之間的轉(zhuǎn)移。

接口功能的Verilog HDL實現(xiàn)

由于八種接口功能實現(xiàn)方式較為相似，這里以最具有代表性的受方掛鉤功能(AH)來具體說明其用VerilogHDL的實現(xiàn)方式。對受者接口功能應(yīng)具有的能力、作用及變遷條件，用一組互相排斥而又互相聯(lián)系的狀態(tài)圖來給定，如圖2所示。狀態(tài)圖中，各狀態(tài)之間的變遷分別用狀態(tài)之間的箭頭來表示。每一個狀態(tài)變遷都用一個邏輯表達式來表示變遷的條件。表達式由本地消息、遠地消息、狀態(tài)交連、運算符等組成。其中本地消息用三個小寫的英文字母表示。遠地消息用三個大寫的英文字母來表示。狀態(tài)交連是指一個接口功能的狀態(tài)變遷受其他接口功能的狀態(tài)的制約。

在用VerilogHDL語言對狀態(tài)機進行的設(shè)計中，采用了一位熱碼狀態(tài)編碼。雖然一位熱碼采用的觸發(fā)器較多，但可以簡化組合電路。對于寄存器數(shù)量多，而組合邏輯門相對缺乏的FPGA器件，一位熱碼可以提高電路的速度和可靠性，也有利于提高器件資源的利用率。AH功能狀態(tài)機代碼如下：
module
input  clk,reset,swrst,LADS, LACS,rdy,ATN,DAV;
output AIDS,ANRS,ACRS, ACDS,AWNS,NRFD,NDAC;
parameter S1=5'h01,S2=5'h02, S3=5'h04,S4=5'h08,S5=5'h10;
assign NRFD=(ANRS| ACRS|ACDS|AWNS ) ? NRFDt: 1'bz;
assign NDAC = (ANRS| ACRS|ACDS|AWNS) ? NDACt: 1'bz;
always @(negedge clk )
begin  if ((~reset)|swrst|((~ATN) &(~(LACS|LADS))))  present=S1;
       else  present=next; end
always @(present or LADS or LACS or rdy or ATN or DAV)         
 begin  AIDS=0 ;ANRS=0; ACRS=0; ACDS=0; AWNS=0; NRFDt=0; NDACt=0;
 case (present)        
    S1: begin  if (ATN) next=S3;
               else if((~ATN)& (LADS|LACS)) next=S2;
               else next=S1; AIDS=1; NRFDt=0;NDACt=0; end
    S2: begin if (ATN|rdy) next=S3;          &
    nbsp;
               else next=S2; ANRS=1; NRFDt=1;NDACt=1; end
    S3:  begin if (~(ATN|rdy)) next=S2;
               else if (DAV)  next=S4;
               else next=S3; ACRS=1; NRFDt=0;NDACt=1; end
    S4: begin if( (ATN)|(~ATN)&(~rdy)) next=S5;
              else next=S4; ACDS=1; NRFDt=1;NDACt=1; end
    S5:  begin if (~DAV) next=S2;
               else next=S5; AWNS=1; NRFDt=1;NDACt=0; end
    default: next=S1;
endmodule

AH功能邏輯設(shè)計的功能仿真

對前述AH功能編碼進行編譯和功能仿真，仿真結(jié)果如圖3所示。由圖可見，當(dāng)同步觸發(fā)信號reset為0，swrst為1時，系統(tǒng)回到空閑態(tài)。LADS(聽者被尋址態(tài))與LACS(聽者作用態(tài))同時為0時，系統(tǒng)進入AIDS(受者空閑態(tài))，此時受者NRFD、NDAC為高阻態(tài)。LADS與LACS任一為1時，受者進入ANRS(受者未準(zhǔn)備好態(tài))。rdy為1與ATN為0時，受者進入ACRS(受者準(zhǔn)備好態(tài))，NRFD、NDAC為0。可以看出，隨著輸入條件的變化，輸出相應(yīng)變化，滿足時序邏輯。接下來，生成受者功能模塊符號圖，以便于下一步系統(tǒng)級的設(shè)計。

其他接口功能的狀態(tài)機實現(xiàn)與AH功能類似。最后將每個接口功能的狀態(tài)機實現(xiàn)，生成便于互連的符號模塊，各個模塊連接起來就組成系統(tǒng)的接口主狀態(tài)機模塊。其中狀態(tài)機子集模塊所需的信號一些來自狀態(tài)交連(圖2陰影部分即各接口功能之間的互相影響信號)，另外一些則來自其他模塊所產(chǎn)生的信號。

寄存器讀寫電路設(shè)計

在設(shè)計圖1中的寄存器讀寫電路時，選擇設(shè)計了9個8位內(nèi)部寄存器。其中可讀寄存器有5個：中斷狀態(tài)寄存器0(ISR0)、中斷狀態(tài)寄存器1(ISR1)、總線狀態(tài)寄存器(BSR)、數(shù)據(jù)輸入寄存器(DIR)和地址狀態(tài)寄存器(ADSR)；可寫寄存器有4個：中斷屏蔽寄存器0(IMR0)、中斷屏蔽寄存器1(IMR1)、地址寄存器(ADR)和輔助命令寄存器(AUXCR)。其中可讀寄存器用來存儲狀態(tài)機的當(dāng)前狀態(tài)、中斷情況、儀器地址、輸入數(shù)據(jù)和控制信息。計算機把中斷屏蔽位，輔助命令寫入可寫寄存器，從而實現(xiàn)對GPIB總線的控制。在上位機與芯片之間引入D0~D7 作為本地雙向數(shù)據(jù)總線，通過譯碼模塊實現(xiàn)對內(nèi)部寄存器的讀寫，產(chǎn)生狀態(tài)機子集模塊所需的信號以及GPIB接口信號。寄存器讀寫電路的設(shè)計用譯碼器，寄存器等實現(xiàn)，由于篇幅所限，這里不再贅述 。

接口的FPGA實現(xiàn)

在完成基本模塊以后，可以用類似畫電路圖的方法直接對這些模塊符號進行調(diào)用。然后通過MAXplusⅡ進行綜合、仿真，做在線調(diào)試。再完成整個內(nèi)部電路的軟件設(shè)計以后就可以把該“軟件核”(Core)固化到具體選定的FPGA芯片上，本文選用ALTERA公司的ACEX1K30QC208芯片。

結(jié)語

在測試儀器的研制過程中發(fā)現(xiàn)，GPIB接口往往不需要IEEE488.1的全部接口功能，很多儀器只需要聽、講功能即可。如果采用Nat9914之類的芯片，控者、并行查詢功能都用不到，這樣既會造成資源與功能的浪費，又延長了開發(fā)周期。設(shè)計基于FPGA芯片的專用IP Core不僅擁有自主知識產(chǎn)權(quán)，而且可以通過與計算機接口(如ISA口)與計算機直接相連，裝入驅(qū)動程序即可工作。這對測試儀器開發(fā)有一定的借鑒作用，無論是采用PCI、USB，還是單片機控制，只需將用戶邏輯與符合IEEE488.1協(xié)議的IP Core集成在一片F(xiàn)PGA中即可實現(xiàn)測試儀器的GPIB接口功能。這將大大縮短開發(fā)周期，降低開發(fā)成本。