0 引言
    串行接口已成為當(dāng)前傳輸接口的發(fā)展趨勢(shì)，原因在于串行的高速率傳輸性能和較簡(jiǎn)單的線路連接。在已知的外圍器件連接端口中，有USB，wishbone和并行端口。其中SPI接口總線基于串行傳輸?shù)乃枷?，已?jīng)制定成為標(biāo)準(zhǔn)，成為常用的外圍器件連接方式。針對(duì)FLASH這種常用的外圍存儲(chǔ)器件，有多種接口可供選擇，然而具有SPI接口的FLASH芯片硬件連接方便，通過(guò)FPGA編程可以便捷地實(shí)現(xiàn)FLASH的存取功能。因此基于FPGA的具有SPI總線接口的FLASH功能實(shí)現(xiàn)為工程設(shè)計(jì)提供了一種原型，為進(jìn)一步的工程開發(fā)奠定了基礎(chǔ)。

1 SPI總線介紹
1．1 SPI總線簡(jiǎn)介
    同步外設(shè)接口(serial peripheral，interface，SPI)是由摩托羅拉公司開發(fā)的全雙工同步串行總線。SPT是一種串行同步通信協(xié)議，由1個(gè)主設(shè)備和1個(gè)或多個(gè)從設(shè)備組成，主設(shè)備啟動(dòng)一個(gè)與從設(shè)備的同步通信，從而完成數(shù)據(jù)的交換。
1．2 SPI總線接口及時(shí)序
    SPI接口由SDI(串行數(shù)據(jù)輸入)，SDO(串行數(shù)據(jù)輸出)，SCK(串行移位時(shí)鐘)，CS(從使能信號(hào))四種信號(hào)構(gòu)成，CS決定了惟一的與主設(shè)備通信的從設(shè)備，如沒(méi)有CS信號(hào)，則只能存在一個(gè)從設(shè)備，主設(shè)備通過(guò)產(chǎn)生移位時(shí)鐘來(lái)發(fā)起通信。通信時(shí)，數(shù)據(jù)由SDO輸出，SDI輸入，數(shù)據(jù)在時(shí)鐘的上升沿或下降沿從SDO輸出，在緊接著的下降沿或上升沿由SDI讀入，這樣經(jīng)過(guò)8／16次時(shí)鐘改變，完成8／16位數(shù)據(jù)的傳輸。
    在SPI傳輸中，數(shù)據(jù)是同步進(jìn)行發(fā)送和接收的。數(shù)據(jù)傳輸?shù)臅r(shí)鐘基于來(lái)自主處理器的時(shí)鐘脈沖，摩托羅拉沒(méi)有定義任何通用SPI時(shí)鐘規(guī)范。然而，最常用的時(shí)鐘設(shè)置基于時(shí)鐘極性(CPOL)和時(shí)鐘相位(CPHA)兩個(gè)參數(shù)；CPOL定義SPI串行時(shí)鐘的活動(dòng)狀態(tài)，而CPHA定義相對(duì)于數(shù)據(jù)位的時(shí)鐘相位。CPOL和CPHA的設(shè)置決定了數(shù)據(jù)取樣的時(shí)鐘沿。
    SPI模塊為了與外設(shè)進(jìn)行數(shù)據(jù)交換，根據(jù)外設(shè)工作要求，其輸出串行同步時(shí)鐘極性和相位可以進(jìn)行配置，時(shí)鐘極性(CPOL)對(duì)傳輸協(xié)議沒(méi)有大的影響。如果CPOL=0，串行同步時(shí)鐘的空間狀態(tài)為低電平；如果CPOL=1，串行同步時(shí)鐘的空間狀態(tài)為高電平。時(shí)鐘相位(CPHA)能夠配置用于選擇兩種不同的傳輸協(xié)議之一進(jìn)行數(shù)據(jù)傳輸。如果CPHA=0，在串行同步時(shí)鐘的第一個(gè)跳變沿(上升或下降)數(shù)據(jù)被采樣；如果CPHA=1，在串行同步時(shí)鐘的第二個(gè)跳變沿(上升或下降)數(shù)據(jù)被采樣。SPI主模塊和與之通信的外設(shè)時(shí)鐘相位與極性應(yīng)該一致。SPI接口時(shí)序如圖1所示。

2 基于FPGA的SPI接口設(shè)計(jì)
    SPI接口適用于主芯片與從芯片的連接，在一個(gè)FPGA系統(tǒng)中，充當(dāng)主芯片的為FPGA可編程芯片，而FLASH芯片作為外圍從芯片通過(guò)SPI接口連接至FPGA芯片。該系統(tǒng)選用Lattice公司的FPGA芯片，該公司的產(chǎn)品線齊全，其中ECP2M系列芯片功能全面，開發(fā)成本低廉。ECP2M系列芯片支持SPI接口，通過(guò)硬件電路的簡(jiǎn)單設(shè)計(jì)即可完成SPI接口的物理連接，進(jìn)一步利用Lattice的工程開發(fā)EDA軟件進(jìn)行FPGA編程，實(shí)現(xiàn)SPI接口控制。對(duì)接口的設(shè)計(jì)采用RAM作為讀／寫緩沖，完成主程序和FLASH之間的數(shù)據(jù)交換，各模塊結(jié)構(gòu)示意圖如圖2所示。

    圖2中ram_wr寫端口數(shù)據(jù)寬度設(shè)置為32位，地址深度設(shè)為128位；讀端口為1位位寬，這是由SPI端口的串行性決定的；ram_rd讀端口與ram _wr寫端口相對(duì)應(yīng)。RAM模塊如圖3所示。

3 SPI接口實(shí)現(xiàn)及FLASH功能驗(yàn)證
3．1 M25P64串行FLASH芯片介紹
    M25P64串行芯片由STMicro公司生產(chǎn)，它具有64 Mb容量，最高時(shí)鐘頻率可達(dá)50 MHz同時(shí)采用SPI總線接口。該FLASH芯片的存儲(chǔ)空間劃分為128區(qū)，每區(qū)為65 536 B。在芯片中，其中D為數(shù)據(jù)串行輸入端；C為時(shí)鐘輸入；為低電平有效片選信號(hào)；和分別為寫保護(hù)和暫停保持輸入，Q為串行輸出端。該芯片的指令豐富，功能完備，常用的指令如：讀／寫使能、讀／寫狀態(tài)寄存器、讀數(shù)據(jù)、頁(yè)編程以及區(qū)塊擦除等。

    該芯片由一個(gè)微控制器控制，SPI接口有種工作模式分別為；CPOL=0，，CPHA=O和CPOL=1，CPHA=1，兩者區(qū)別為在SPI主端不傳數(shù)據(jù)時(shí)，時(shí)鐘的電平前者為0，后者為1。在里采用CPOL=0，CPHA=模式。
3. 2 工程環(huán)境設(shè)置及SPI接口設(shè)計(jì)
    Lattice公司的FPGA工程開發(fā)EDA軟件名為ispLEVER，其7．2版本為較新版本。該版本集合了IPExpress，Reveal Logic Analyzer等實(shí)用工具，可用于添加Lattice公司開發(fā)的IP核以及在線邏輯仿真等。ispLEVER 7．2的默認(rèn)仿真工具為Active-HDL仿真器，由于需要采用Model-Sim仿真器，因此安裝ModleSim 6．2b版本。對(duì)仿真軟件成功安裝后，加入pcsc_mti_work，pcsc_mti_work_revA，ecp2m_vlg和pmi_work四個(gè)仿真庫(kù)并進(jìn)行編譯。編譯完成后啟動(dòng)ispLEVER 7．2，在"options"菜單中修改環(huán)境變量和默認(rèn)仿真工具，使得ModelSim連接圖標(biāo)出現(xiàn)在工具欄中成為工程的仿真工具。
    進(jìn)入ispLEVER 7．2的編輯界面，開始建立工程，首先選擇器件型號(hào)，這里采用LatticeECP2M系列中的LFE2MSOE型號(hào)芯片，并選擇封裝類型為FPGAB-GA672，速度級(jí)別為-5。器件選定后，建立FLASH_contro]工程文件和testbench測(cè)試文件，同時(shí)用IP Express生成讀／寫RAM模塊。
    在主程序中編寫RAM控制段和SPI接口控制程序段，用狀態(tài)機(jī)完成對(duì)RAM的控制，狀態(tài)機(jī)在idle，read，write和config之間跳轉(zhuǎn)。在向FLASH寫數(shù)據(jù)時(shí)，應(yīng)先寫入寫使能指令，完成后寫入頁(yè)編程指令，隨后寫入地址，最后寫入數(shù)據(jù)；從FLASH讀數(shù)據(jù)的過(guò)程大致相同，但應(yīng)首先寫入讀使能指令，然后寫入讀數(shù)據(jù)指令。應(yīng)當(dāng)注意的是讀指令的時(shí)鐘頻率低于寫指令，具體頻率要求可參照芯片說(shuō)明手冊(cè)。
3．3 SPI接口功能驗(yàn)證
    在線邏輯分析儀(reveal logic analyzer)是較為先進(jìn)的EDA工具，它能提類似于功能仿真的波形示意圖，這些波形是通過(guò)在FPGA芯片運(yùn)行過(guò)程中實(shí)時(shí)抓取出來(lái)的。它真實(shí)地再現(xiàn)了FPGA芯片內(nèi)部的動(dòng)態(tài)信號(hào)狀況，使工程開發(fā)人員能直觀的發(fā)現(xiàn)問(wèn)題，修正邏輯。仿真綜合通過(guò)后，將程序下載至FPGA芯片中，用Reveal Inserter插入在線邏輯分析信號(hào)，采樣點(diǎn)數(shù)設(shè)定為2 048個(gè)點(diǎn)，分析信號(hào)會(huì)在工程目錄中生成一個(gè)相關(guān)文件，綜合后將數(shù)據(jù)文件下載至Lattice芯片中，采用人工觸發(fā)后，即可在在線邏輯分析儀中觀察信號(hào)波形。截取的波形如圖4所示。

    從圖4可看出，在時(shí)鐘C的8個(gè)有效周期寫入寫使能指令，寫使能指令通過(guò)D信號(hào)線串行進(jìn)入FLASH芯片，指令的寫入過(guò)程應(yīng)保證S信號(hào)低電平，8個(gè)周期的指令輸入完畢后S回復(fù)為高電平。在SPI總線主端的RAM控制信號(hào)由狀態(tài)機(jī)控制，instructions為8位的寄存器，用于存儲(chǔ)指令；RAMl_dout對(duì)應(yīng)ram_wr的輸出端口。
    圖5為數(shù)據(jù)指令后讀出數(shù)據(jù)的波形圖，數(shù)據(jù)從Q信號(hào)線讀出并進(jìn)入ram_rd。在讀數(shù)據(jù)周期S保持低電平，數(shù)據(jù)的輸出在時(shí)鐘的下降沿發(fā)生，在讀指令完成后，state狀態(tài)寄存器回復(fù)至空閑狀態(tài)。

4 結(jié)語(yǔ)
    SPI總線是當(dāng)前流行的串行接口的一種，它滿足工程設(shè)計(jì)的要求，使開發(fā)人員能夠簡(jiǎn)單迅速的完成設(shè)計(jì)工作，實(shí)現(xiàn)功能要求。將它與FPGA編程結(jié)合，利用FPGA的靈活性，使電子設(shè)計(jì)能夠在很短的周期內(nèi)完成，符合當(dāng)今電子設(shè)計(jì)的要求。本文通過(guò)實(shí)現(xiàn)帶有SPI總線接口的FLASH芯片功能，驗(yàn)證了基于FPGA設(shè)計(jì)的SPI接口的正確，實(shí)現(xiàn)了FLASH芯片的讀／寫功能。