Allegro布線(xiàn)規(guī)則的設(shè)置
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PCB布線(xiàn)經(jīng)常會(huì)要求對(duì)重要的信號(hào)線(xiàn)進(jìn)行規(guī)則的設(shè)置。布線(xiàn)規(guī)則的設(shè)置通常包括線(xiàn)寬和線(xiàn)距兩大部分。下面就以一主板Layout guide為例部分說(shuō)明之。
1. 首先是對(duì)整板未定義線(xiàn)規(guī)則的設(shè)置，如下表所示：
| Net Name | Width | Spacing | Net Group |
| Non-special Signal | Inner layer: 4 Outer layer: 5 | Inner layer: 4 Outer layer: 5 |
選擇 打開(kāi)set standard values
這里規(guī)定了Default line 在outer layer(TOP)和inner layer(INT1)中的line width 和pad to pad 的間距。
2. 接下來(lái)設(shè)置HOST 部分，見(jiàn)下表要求：
| Net Name | Width | Spacing | Space with other signal | Net Group |
| FSB Signals | Inner layer: 4 Outer layer: 5 | 8/10 | 20 | HOST |
首先將屬于此網(wǎng)絡(luò)的所有net 定義為同一組，即BUS NAME=HOST
選擇Edit-Properties 并在右側(cè)的當(dāng)前命令欄中點(diǎn)擊More 打開(kāi)Find by name or property 窗口,ok
這樣就可以得到下面的窗口：
至此一組HOST 線(xiàn)設(shè)置完畢，用同樣的方法我們可以繼續(xù)將DDR 等部分的線(xiàn)設(shè)置完
3. 重新打開(kāi)，選擇spacing rule set-set value，點(diǎn)擊ADD 添加HOST 8:10
然后在Subclass 中，頂?shù)讓覮ine To Line 的間距為10，內(nèi)層為8.
4. 選擇physical rule set-set value，點(diǎn)擊ADD 添加HOST 4/5
然后在Subclass 中，頂?shù)讓拥木€(xiàn)寬為5，內(nèi)層為4.
5. 無(wú)論是線(xiàn)寬還是線(xiàn)距都需要在assignment table 中進(jìn)行和其他NET 的匹配。
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