摘要：設計了一種用于高速ADC中的高速高增益的全差分CMOS運算放大器。主運放采用帶開關電容共模反饋的折疊式共源共柵結構，利用增益提高和三支路電流基準技術實現(xiàn)一個可用于12～14bit精度，100MS／s采樣頻率的高速流水線(Pipelined)ADC的運放。設計基于SMIC0.25μm CMOS工藝，在Cadence環(huán)境下對電路進行Spectre仿真仿真結果表明，在2．5V單電源電壓下驅(qū)動2 pF負載時，運放的直流增益可達到124 dB，單位增益帶寬720 MHz，轉(zhuǎn)換速率高達885 V／μs，達到0．1％的穩(wěn)定精度的建立時間只需4ns，共模抑制比153dB。
關鍵詞：運算放大器；折疊式共源共柵；高速度；增益提高；三支路電流基準

    隨著當今集成電路技術遵從摩爾定律的快速發(fā)展，在深亞微米級甚至納米級工藝下電源電壓及MOS管特征尺寸不斷降低，器件的諸多性能已達到瓶頸。因此，各種高性能模擬或混合集成電路如∑-△調(diào)制器、開關電容濾波器和流水線A／D轉(zhuǎn)換器中的高性能運算放大器的研究已成為當今的熱點。速度和精度是模擬集成電路中均很重要的性能指標，前者需要器件有大的帶寬，短溝道以及單極點系統(tǒng)設計；后者則需要在小偏置電流、長溝道、多級放大器設計的同時實現(xiàn)高增益。因此兩者的實現(xiàn)必然會產(chǎn)生設計上的沖突，而這種矛盾也激勵著電路設計師去根據(jù)應用的需要的同時折中考慮并且創(chuàng)新電路結構來滿足系統(tǒng)的要求。

1 電路的選擇
1．1 主運放的選擇
    高速運算放大器作為Pipelined ADC中的一個重要模塊，它的特性直接決定了電路系統(tǒng)的整體性能，對于作為ADC前置放大器的設計，運放要有大的單位增益帶寬和高的開環(huán)增益；同時，要兼顧功耗以及輸出擺幅、共模抑制比(CMRR)等參數(shù)的考慮。共源共柵結構能夠?qū)λ俣群途扔泻芎玫恼壑?，已廣泛應用于運算放大器、基準源和濾波器等模擬器件中，它總的劃分有兩種結構：套筒式共源共柵結構(telescopic-cascode)和折疊式共源共柵結構(fold-cascode)。
    套簡式共源共柵運放只有兩條支路組成，功耗較小，且由于次主節(jié)點附近的寄生電容較小，所以帶寬更大，速度更快，但該電路由于是由多級管層疊而成，共模輸入范圍和輸出擺幅過小，如果不接二級電路很難在低壓下正常工作；折疊式共源共柵運放的次主極點周圍的寄生電容較大，頻率特性相對于套簡式共源共柵結構較差但差距不大，由于結構呈折疊狀而省去了層疊的多層管，其共模輸入范圍及輸出擺幅均遠大于套簡式共源共柵的對應值，但其結構為4條回路，故其功耗略大。
    根據(jù)實際需要從應用角度考慮，作為ADC前置放大器，所設計的運放要求要在能保證精度基礎上有盡可能快的速度。上述分析表明，兩種基本的共源共柵結構所構成的運放均有較高的速度，但是相對而言折疊式共源共柵比套筒式共源共柵有更大的共模輸入范圍和輸出擺幅，且其輸入輸出可以短接而且輸入共模電平更容易選取，因此折疊是共源共柵運放更符合要求。
1．2 增益提高(gain boosting)技術
    在深亞微米及納米級工藝水平下MOS管最小溝道長度越來越小，器件的帶寬越來越大從而速度越來越快，但增益卻越來越低，單級共源共柵運放的增益也降至約40dB左右，這樣的結構很難滿足對精度的基本要求，故本設計增加了增益提高級。其基本原理如圖1所示；將M1看成一個反饋電阻，與M2構成一個從電流到電壓的負反饋環(huán)路，通過減小由輸出到輸入管漏極的反饋，使得M1的漏電壓隨輸出電壓的變化很小，流過M1的電流更加穩(wěn)定，因而產(chǎn)生了更高的輸出阻抗。設輔助運放Aadd放大倍數(shù)為A，則輸出阻抗為：

    Rout=(gm2ro2(A+1)+1)ro1+ro2       (1)
    其中，ro1、ro2分別是M1、M2管得小信號等效電阻，gm2是M2的跨導?？梢娎迷鲆嬖鰪娂夹g可以是輸出電阻提高A倍，從而也使得電路的直流增益增大了A倍：
    Alot=gmiro1(gm2ro2(A+1)+1)        (2)
    但增益增強技術在提高增益的同時也帶來一個明顯的缺點：在圖1電路中得輸出端和M1的漏端分別形成運放的主極點和次主極點。因此經(jīng)常會在輔助運放的單位增益帶寬附近產(chǎn)生零極點對，盡管不會影響運放的頻率響應，但它卻使運放的建立特性變差。通常的處理方法是提高零極點對的發(fā)生頻率，即提高輔助運放的單位增益帶寬，但若將輔助運放的單位增益帶寬頻率提高到主運放的第二極點附近時，整個運放將不穩(wěn)定。因此，通過分析得出使輔助運放Aackl的單位增益帶寬要介于運放閉環(huán)-3 dB帶寬和主運放的非主極點值之間，并在輔助運放輸出端和地之間增加補償電容C0和C1進行微調(diào)即可，其大小約為負載電容的1／2～1／3。

    圖2是各級運放的增益帶寬關系示意圖。Aorig為未加增益輔助運放的增益曲線，Aackl為輔助運放增益曲線，Alot為添加輔助運放后主運放的增益曲線。若要使系統(tǒng)穩(wěn)定，則需：
    w3<w4<w6      (3)
1．3 全差分折疊式共源共柵放大器
    文中設計的主運放如圖3所示，采用帶增益增強輔助電路的全差分折疊式共源共柵運算放大器。主運放采用以PMOS管為輸入管的全差分折疊式共源共柵結構。若輸入管采用NMOS對管，由于電子比空穴遷移率大，雖然能得到更大的增益，但同時其折疊點會產(chǎn)生更大的寄生電容，直接影響了運算放大器的速度。由于本設計對速度的要求是第一位的，所以采用PMOS管作為輸入管來提高主運放的次極點頻率并且能降低運放的噪聲。同時，臨近輸出端的MOS管要經(jīng)過合理的調(diào)試，既要滿足支路電流的要求，又不能引入過大的寄生電容而影響到系統(tǒng)的頻率特性。

    增益提高輔助運放也采用了兩個全差分折疊式共源共柵結構，既可以減少電路的面積和功耗，又減少電路內(nèi)部節(jié)點的電容。在輔助運放Ao的輸出端添加兩個補償電容C0和C1，用以消除在主運放單位增益帶寬附近產(chǎn)生的零極點對其中，由于Ao必須工作在較高的共模電壓下，故選擇NMOS管作為運放的差分輸入管，相反，Ao是以PMOS作為差分輸入管。以Ao為例，如圖4所示，NMOS輸入管接M9、M10的漏極，經(jīng)過放大后輸出到M7和M8的柵極，Ao只需提供M7，M8飽和工作所需的共模電平，因而不需要大的擺幅。同時由于M7和M8的柵極電容構成了Ao的容性負載，所以2個管子不能太大。輔助運放如圖3所示。Ao的拓撲結構和Ap類似，但采用PMOS管作為輸入對管。
    由于輔助運放主要為主運放提供增益上的改善，不需要太快的速度和建立時間，因此它的尾電流一般為主運放電流的1／10～1／4，大大降低了整個電路的功耗和面積。且由于增加了增益提高輔助運放、即使采用最小尺寸也很容易實現(xiàn)100dB以上的增益，因此主運放中各MOS管均采用最小尺寸，這也可以有效地提升非主極點的位置，而輔助運放則不需要使用最小尺寸。
1．4 共模反饋
    因為采用全差分結構，放大器的輸出共模特性對器件的不匹配非常敏感，由于放大器的輸出阻抗較高，很小的電流偏差也會使作為電流源的MOS管進入線性區(qū)而不能正常工作，且此情況不能通過差動反饋進行遏制，所以必須在輸出端增加共模反饋電路(CMFB)來改善輸出特性。
    由于本設計的運放要應用于Pipelined ADC中，故主運放采用開關電容(SC)共模反饋，如圖5所示。開關電容共模反饋電路工作在兩相不交疊時鐘下，當phi2為高電平時，C2充電到Vref-Vhias。而當phi1為高電平時，C1與C2相連，C2進行放電，從而決定C1上的電壓值。共模反饋電路產(chǎn)生的調(diào)節(jié)信號CMFB則由C1通過反饋回路產(chǎn)生。使用開關電容共模反饋電路既町以節(jié)省功耗，又使取樣電路不會限制主運放的輸出百幅。

    但是，開關電容共模反饋電路并不適合兩個增益提高輔助運放。因為兩個輔運放負載電容較小，若采用開關電容共模反饋，電容會更小，導致電路精度下降。且輔運放不需要大的輸出擺幅，故文中對輔運放采用傳統(tǒng)的連續(xù)時間共模反饋。
1．5 三支路基準電流源
    為提高CMOS集成電路中電流基準的精度和穩(wěn)定性，一個具有高PSRR的基準電流源是必需的。由于傳統(tǒng)的電流基準以及共源共柵電流基準的節(jié)點電壓正反饋限制了電流基準的性能，三支路基準電流源如圖6所示。

    此結構由于節(jié)點電壓成負反饋，擁有更高的PSRR。該基準電流源的輸出電流為：
   
    可以看出：其輸出電流與系統(tǒng)的電源電壓無關而只與調(diào)節(jié)電阻Rs有關，通過調(diào)節(jié)合適的Rs的阻值，即可得到精確的基準電流。故本文采用三支路電路基準源的設計，而偏置電路采用低壓寬擺幅共源共柵結構。

2 仿真結果
    采用SMIC 0．25μm CMOS工藝模型，在Cadence環(huán)境下對電路進行Spectre仿真，2．5 V單電源供電，模擬結果顯示：運放的直流增益為124 dB，單位增益帶寬為720 MHz，相位裕度64°CMRR高達153dB。

    運放的瞬態(tài)建立特性如圖9所示，于輸入端2μs處加2．5 V的階躍響應，由輸出波形測得轉(zhuǎn)換速率885 V／μs；達到0．1％的穩(wěn)定精度的建立時間為4ns。

    圖10是運算放大器的版圖，通過了DRC與LVS驗證，結果顯示性能良好。

3 結論
    文中提出了一種可用于高速Pipelined ADC中的前置放大器，結合開關電容共模反饋與三支路共源共柵基準電流源等技術，詳細分析了增益提高技術的設計原理、弊端及改進方法，實現(xiàn)了一個全差分帶增益提升級的折疊式CMOS運算放大器。仿真結果表明：該運放的直流增益達到124 dB，單位增益帶寬720 MHz，達刮0．1％精度建立時間為4 ns，轉(zhuǎn)換速率高達885 V／μs。性能良好，滿足系統(tǒng)設計要求。