本文中，小編將對設(shè)計的FPGA電源排序方案予以介紹，如果你想對它的詳細(xì)情況有所認(rèn)識，或者想要增進(jìn)對它的了解程度，不妨請看以下內(nèi)容哦。

一、電源排序引言

設(shè)計多個電源的挑戰(zhàn)隨著每個額外的電源軌而增加。設(shè)計人員必須考慮協(xié)調(diào)電源排序和時序、生成上電復(fù)位、監(jiān)控故障和適當(dāng)響應(yīng)以保護(hù)系統(tǒng)的動態(tài)環(huán)境。經(jīng)驗豐富的設(shè)計師認(rèn)識到，靈活性是成功駕馭項目從原型到生產(chǎn)的過程潮起潮落的關(guān)鍵。理想的解決方案可最大限度地減少開發(fā)過程中的硬件和軟件更改次數(shù)。

理想的多電源設(shè)計工具是自始至終駐留在設(shè)計中的單個IC，在產(chǎn)品的整個生命周期中無需更改布線。它自主監(jiān)控多個電源軌并對其進(jìn)行排序，與其他IC配合，無縫監(jiān)控系統(tǒng)中的許多電源穩(wěn)壓器，并提供故障和復(fù)位管理。設(shè)計人員可以使用功能強大的基于 PC 的軟件在連接到 I 時實時配置、可視化和調(diào)試系統(tǒng)行為2C總線。

二、設(shè)計的兩種FPGA電源排序方案，可供參考

方法一：模擬上電 / 斷電排序器

實施上電排序會比實施斷電排序更加容易。 為了實現(xiàn)上電和斷電排序，人們推出了能夠相對于上電序列進(jìn)行斷電序列的逆轉(zhuǎn)（序列 1）乃至混合（序列 2）的簡單模擬排序器。

在上電時，所有的標(biāo)記均保持在低電平，直到 EN 被拉至高電平為止。 在 EN 被置為有效之后，每個標(biāo)記于一個內(nèi)部定時器計時結(jié)束后順序地變至漏極開路狀態(tài)（需要上拉電阻器）。 斷電序列與上電序列相同，但次序正好相反。

在圖 4 中，兩個排序器級聯(lián)在一起以實現(xiàn) 6 個有序的電源軌。 上電時，AND 門確保第二個排序器在其接收到一個 EN 信號且 C 電源軌被觸發(fā)之前不被觸發(fā)。

斷電時，AND 門確保第二個排序器承受 EN 下降沿，而不考慮 C 輸出。 OR 門確保第一個排序器由 EN 上升沿來觸發(fā)。 斷電時，OR 門確保第一個排序器不能承受 EN 下降沿，直到 D 電源軌下降為止。

如圖 5 所示，通過簡單地在 FlagX 輸出和 PG 引腳之間增設(shè)幾個 AND 門，就能給圖 4 中的電路添加受監(jiān)視的排序功能。

方法二：具有 PMBus 接口的數(shù)字系統(tǒng)健康狀況監(jiān)視器

如果系統(tǒng)需要最大的靈活性，那么可兼容 PMBus/I2C 標(biāo)準(zhǔn)的數(shù)字系統(tǒng)健康狀況監(jiān)視器（比如：UCD90120A）是一種不錯的解決方案。

數(shù)字系統(tǒng)健康狀況監(jiān)視器配有一個圖形用戶界面 (GUI)，其可用于設(shè)置上電和斷電排序以及其他的系統(tǒng)參數(shù)（圖6）。另外，有些數(shù)字系統(tǒng)健康狀況監(jiān)視器還具有非易失性誤差和峰值記錄功能，可在發(fā)生欠壓事件的場合中幫助完成系統(tǒng)故障分析。

FPGA 排序要求實例諸如 Xilinx 或 Altera 等 FPGA 供應(yīng)商在其產(chǎn)品手冊中提供了推薦或要求的上電序列，這些產(chǎn)品手冊可以很容易地在線查閱。

推薦的斷電序列通常是上電序列的倒序，圖 7 示出了上電排序的一個實例。

以上就是小編這次想要和大家分享的內(nèi)容，希望大家對本次分享的內(nèi)容已經(jīng)具有一定的了解。如果您想要看不同類別的文章，可以在網(wǎng)頁頂部選擇相應(yīng)的頻道哦。