據(jù) 21 ic 近日獲悉，臺(tái)積電于昨天在舉辦北美技術(shù)論壇，宣布 2nm 制程工藝在良率和元件效能進(jìn)展良好，將如期于 2025 年量產(chǎn)，并推出新 3nm 制程工藝的最新進(jìn)展和路線圖，第三代 3nm 制程工藝(N3P)預(yù)計(jì)于明年下半年量產(chǎn)，第四代 3nm 制程工藝(N3X)將于 2025 年投入量產(chǎn)。

據(jù)悉，臺(tái)積電北美技術(shù)論壇于美國(guó)加州硅谷圣塔克拉拉市舉行，該會(huì)議的參會(huì)人員超過(guò) 1600 人，其中包括臺(tái)積電的客戶以及合作伙伴，為接下來(lái)幾個(gè)月陸續(xù)登場(chǎng)的全球技術(shù)論壇揭開(kāi)序幕，現(xiàn)場(chǎng)還設(shè)置了創(chuàng)新專(zhuān)區(qū)，展示了 18 家新興客戶的創(chuàng)新技術(shù)。

臺(tái)積電總裁魏哲家出席論壇并表示，客戶從未停止尋找新方法，利用芯片的力量為世界帶來(lái)令人驚嘆的創(chuàng)新，并創(chuàng)造更美好的未來(lái)。憑借著相同的精神，臺(tái)積電也持續(xù)成長(zhǎng)進(jìn)步，加強(qiáng)并推進(jìn)制程技術(shù)，提高效能、功耗效率及功能性，協(xié)助客戶在未來(lái)持續(xù)釋放更多的創(chuàng)新。

本次論壇會(huì)議臺(tái)積電揭示了最新的技術(shù)發(fā)展情況，包括 2nm、3nm 制程工藝制程技術(shù)進(jìn)展、3DFabric 先進(jìn)封裝及矽晶堆疊的系統(tǒng)整合技術(shù)等。其中采用納米片電晶體架構(gòu)的 2nm 制程工藝在良率與元件效能上皆展現(xiàn)良好的進(jìn)展，將如期于 2025 年量產(chǎn)。相比于第二代 3nm 制程工藝，2nm 制程工藝在相同功耗下，速度最快將可增加 15%，在相同速度下，功耗最多可降低30%，同時(shí)晶體管密度增加逾 15%。

臺(tái)積電的 3nm 制程工藝有 4 代：N3、N3E、N3P、N3X，目前的第一代是 N3，第二代是成本優(yōu)化后的 N3E，第三代是提升性能的 N3P，第四代是高壓耐受的 N3X。其中 N3E/N3P 本質(zhì)上均為 N3 的光學(xué)縮小版，可以降低復(fù)雜度和成本，同時(shí)提高性能和晶體管密度，但第四代的 N3X 則是專(zhuān)為 HPC 領(lǐng)域設(shè)計(jì)的工藝，可以支持更高的電壓和頻率，從而實(shí)現(xiàn)更強(qiáng)的計(jì)算能力。

隨著第一代 3nm 制程工藝制程已進(jìn)入量產(chǎn)，今年下半年第二代的 N3E 也會(huì)量產(chǎn)。臺(tái)積電表示將支援更佳功耗、效能與密度更強(qiáng)的第三代 3nm 制程工藝(N3P)盡快于明年下半年進(jìn)入量產(chǎn)，相較于第二代，第三代在相同功耗下速度提升 5%，在相同速度下功耗降低 5%~10%，晶體管密度增加 4%。

最后，第四代的 N3X 制程工藝是為高效能運(yùn)算應(yīng)用量身打造，著重于效能與最大時(shí)脈頻率，相較于第三代 3nm 制程工藝，驅(qū)動(dòng)電壓 1.2 伏特下速度提升 5%，預(yù)計(jì)于 2025 年進(jìn)入量產(chǎn)。

為讓客戶能夠提早采用 3nm 制程工藝技術(shù)來(lái)設(shè)計(jì)汽車(chē)應(yīng)用產(chǎn)品以便于 2025 年及時(shí)采用屆時(shí)已全面通過(guò)汽車(chē)制程驗(yàn)證的 N3A 制程，臺(tái)積電預(yù)計(jì)今年下半年推出 N3AE，提供以 N3E 為基礎(chǔ)的汽車(chē)制程設(shè)計(jì)套件(PDK)。在互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)射頻技術(shù)，臺(tái)積電新推出 N4PRF，支援 WiFi7 射頻系統(tǒng)單芯片等數(shù)位密集型的射頻應(yīng)用。相較于 2021年推出的 N6RF 技術(shù)，N4PRF邏輯密度增加 77%，且在相同速度下，功耗降低 45%。

先進(jìn)封裝方面，臺(tái)積電為了滿足高效能運(yùn)算應(yīng)用在單一封裝中置入更多處理器及存儲(chǔ)的需求正在開(kāi)發(fā)具有高達(dá) 6 個(gè)光罩尺寸(約 5000 平方毫米)重布線層(RDL)中介層的 CoWoS解決方案，能夠容納 12 個(gè)高頻寬存儲(chǔ)堆疊。

臺(tái)積電在三維芯片堆疊推出 SoIC-P 作為系統(tǒng)整合芯片(SoIC)解決方案的微凸塊版本，提供具有成本效益的方式來(lái)進(jìn)行 3D 芯片堆疊，SoIC-P 加上目前的 SoIC-X 無(wú)凸塊解決方案使臺(tái)積電的 3D IC 技術(shù)更加完善。

臺(tái)積電在設(shè)計(jì)上也推出了開(kāi)放式標(biāo)準(zhǔn)設(shè)計(jì)語(yǔ)言的最新版本 3Dblox 1.5，旨在降低三維積體電路(3DIC)的設(shè)計(jì)門(mén)檻。3Dblox 1.5 增加了自動(dòng)凸塊合成的功能，協(xié)助芯片設(shè)計(jì)人員處理具有數(shù)千個(gè)凸塊的復(fù)雜大型芯片短數(shù)個(gè)月的設(shè)計(jì)周期。