無論是射飛鏢還是擊打高爾夫球，準確性都很重要。電源也是如此——在為 ASIC、FPGA 或任何高端處理器供電時尤其如此。簡而言之，F(xiàn)PGA 和處理器的電源電壓范圍正變得越來越窄。

圖 1 是一個示例 FPGA 數(shù)據(jù)表。對于特定型號，兩個電源軌 V CCINT和 V CCBRAM的電源電壓范圍為 0.95V ±30mV。這僅略高于 ±3% 的容差。更糟糕的是，當引入電壓監(jiān)控和/或保護時，這個電壓范圍會縮小。因此，現(xiàn)在可能要求電源準確度為 1% 或更高，以避免誤跳閘。

圖 1：示例 FPGA 的推薦工作條件

這種有限的范圍需要相應(yīng)精確的電源設(shè)計。盡管開關(guān)模式電源是為這些負載供電的典型選擇，但最近的進步也使低壓差線性穩(wěn)壓器 (LDO) 成為有吸引力的選擇。TI 最近發(fā)布的 TPS7A84 和 TPS7A85 是 3A 和 4A LDO，它們結(jié)合了高電源抑制比 (PSRR)、低壓差和寬輸入電壓范圍，使其成為最大限度降低電壓紋波的理想選擇。在本次討論中，正是這些 LDO 的準確性使其成為為 FPGA 和處理器供電的引人注目的解決方案。在這篇文章中，我將說明如何駕馭電壓軌精度的細微差別，以及性能 LDO 如何滿足嚴格的精度要求，同時最大限度地減小總解決方案尺寸和輸出電容。

直流精度

為了在為特定 FPGA 或處理器指定的電源容差內(nèi)生成電壓軌，我們必須同時考慮穩(wěn)壓器的直流和交流輸出精度。在這兩者中，通常更容易近似 DC 精度?？刂浦绷骶鹊闹饕蛩赜校?

· 溫度的變化。

· 輸入電壓的變化。

· 負載電流的變化。

· 外部電阻分壓器容差。

幸運的是，這些變化對精度的影響（外部電阻分壓器容差除外）通常在給定穩(wěn)壓器數(shù)據(jù)表的電氣特性表中指定。以 TPS7A85 數(shù)據(jù)表為例。如圖 2 所示，當考慮負載電流、輸入電壓和溫度的變化時，輸出電壓精度規(guī)定為最大 1%。（實際上，在某些條件下，輸出精度甚至能夠達到 0.75% 的最大精度.) 以這種方式描述準確性可以讓我們了解最壞的情況。

圖 2：TPS7A85 的輸出電壓精度

當然，我們可以獨立檢查這些各種因素與輸出精度之間的關(guān)系。電氣特性表和典型特性曲線顯示了線路和負載調(diào)節(jié)的各個規(guī)格和圖表。查閱這些部分可以更好地了解一組特定條件將如何影響應(yīng)用中的輸出精度。

外部電阻器和 ANY-OUT ?操作

盡管數(shù)據(jù)表精度規(guī)格未包含外部電阻分壓器容差，但它們?nèi)詴@著影響精度。我們可以通過選擇更嚴格的容差電阻器（0.1% 或更小）或選擇固定輸出穩(wěn)壓器（具有工廠調(diào)整的內(nèi)部反饋電阻器）來最大限度地減少這種不準確的影響。

然而，有一種方法可以在保持可調(diào)節(jié)性的同時消除與外部電阻相關(guān)的損害精度。ANY-OUT 操作允許我們通過將 ANY-OUT 引腳的特定組合接地來設(shè)置所需的輸出電壓。圖 3 顯示了此操作的示例，其中通過將 100mV、800mV 和 1.6V 引腳接地，將 TPS7A85 編程為輸出 3.3V。

圖 3：使用 TPS7A85 的 ANY-OUT 引腳將輸出編程為 3.3V

將這些引腳的值與參考電壓 (0.8V) 相加得出總和為 3.3V：

ANY-OUT 操作的好處是它允許我們調(diào)整輸出電壓，而不會因外部電阻器而導(dǎo)致不準確。換句話說，無論我們如何對輸出電壓進行編程，1% 的精度都是最壞的情況。事實上，我們可以通過 ANY-OUT 引腳動態(tài)調(diào)整輸出電壓。有關(guān)此主題的更多信息，請參閱應(yīng)用報告“由 I 2?C IO 擴展器設(shè)備控制的 ANY-OUT? 低壓差穩(wěn)壓器”。

交流精度

AC 精度在確定整體輸出精度方面也起著重要作用。與 DC 規(guī)范一樣，許多 FPGA 和處理器數(shù)據(jù)表還規(guī)定了在幅度和持續(xù)時間方面與正常電源范圍的最大可容忍瞬態(tài)偏差。LDO 輸入電壓或負載電流的動態(tài)變化會導(dǎo)致輸出電壓在內(nèi)部環(huán)路穩(wěn)定之前振鈴。這種振鈴的幅度和長度取決于多種因素，包括內(nèi)部拓撲、輸入電容、輸出電容和壓擺率。

負載瞬態(tài)響應(yīng)通常比線路瞬態(tài)更明顯，尤其是在提供 3A 或更多電流時。因此，TPS7A85 數(shù)據(jù)表詳細介紹了各種條件下的負載瞬態(tài)響應(yīng)。圖 4 顯示了負載瞬態(tài)響應(yīng)與輸出電容的關(guān)系。

圖 4：負載瞬態(tài)響應(yīng)與輸出電容

如圖 4 所示，增加輸出電容有助于抑制振鈴幅度，這是防止輸出偏離給定 FPGA 或處理器允許的電源電壓范圍所必需的。當然，增加大容量輸出電容也會占用印刷電路板 (PCB) 上令人夢寐以求的空間。TPS7A84 和 TPS7A85 通過具有可快速響應(yīng)動態(tài)負載變化的寬帶寬控制環(huán)路來緩解這一困境。因此，我們可以使用較小的輸出電容來靜音振鈴。結(jié)果是解決方案尺寸更加緊湊——畢竟，TPS7A85 只有 3.5mm x 3.5mm。

把它們放在一起

要滿足 FPGA 和處理器的嚴格電源電壓要求，我們需要同時考慮 DC 和 AC 條件。高性能 LDO 能夠在各種條件下保持 1% 或更高的直流精度。這些 LDO 還具有抑制與快速負載變化相關(guān)的振鈴所需的出色瞬態(tài)響應(yīng)。通過將這兩個優(yōu)勢與過濾開關(guān)噪聲的能力相結(jié)合，TPS7A84 和 TPS7A85 代表了兩種解決方案，可以讓我們在構(gòu)建電源方案時高枕無憂。