隨著物聯(lián)網(wǎng) (IOT) 應用的出現(xiàn)，越來越多的專用集成電路 (ASIC) 和現(xiàn)場可編程門陣列 (FPGA) 被部署到云計算和服務器系統(tǒng)應用中。這些高性能終端應用需要更高的處理能力和不斷提高的時鐘速度。

電壓和功率調(diào)節(jié)技術(shù)在更小、更密集的集成電路上實現(xiàn)了非常強大和通用的電源管理系統(tǒng)，顯著降低了功率損耗并優(yōu)化了設備結(jié)溫，同時滿足系統(tǒng)的高性能要求。自適應電壓縮放優(yōu)化 (AVSO) 是一種電壓縮放實現(xiàn)。

AVSO 實現(xiàn)有不同的方法，通過數(shù)字和/或模擬方式。最常見的是通過 PMBus 或 I 2 C 接口。您可以對初始電源電壓進行編程，以合理的精度為 ASIC、FPGA 或微處理器供電。一旦處理器完成啟動序列，它就會通過 PMBus 或 I 2 C 命令集與電壓調(diào)節(jié)器通信。此通信的目的是告訴穩(wěn)壓器根據(jù)主機的性能需求調(diào)整輸出電壓電平。最流行的標準命令是 VOUT_COMMAND 和 VOUT_MARGIN。為了促進這種對話，主機和電壓調(diào)節(jié)器都需要實現(xiàn)相同的數(shù)字通信協(xié)議。

有時，由于終端系統(tǒng)中缺少硬件、軟件或固件，數(shù)字實現(xiàn)并不是一個可行的選擇。在仍然需要優(yōu)化功耗的系統(tǒng)中，可以考慮使用參考輸入 (REFIN) 的模擬電壓調(diào)節(jié)器。一個這樣的例子是 TI 的 TPS548D21（見圖 1）——一種完全集成的 40A 高性能同步降壓轉(zhuǎn)換器，在緊湊的 5mm x 7mm 堆疊夾方形扁平無引線 (QFN) 封裝中支持 AVSO 和全差分傳感.

PS548D21 器件是一款緊湊型單通道降壓轉(zhuǎn)換器，具有自適應導通時間 D-CAP3 模式控制。該器件專為高精度、高效率、快速瞬態(tài)響應、易于使用、外部組件較少且空間受限的電源系統(tǒng)而設計。

該器件 采用 全差分感應和 TI 集成 FET，高側(cè)導通電阻為 2.9mΩ，低側(cè)導通電阻為 1.2mΩ。此外，該器件還 具有 0.5% 的精度和 0.9V 基準電壓，環(huán)境溫度范圍介于 –40°C 和 +125°C 之間。其競爭 優(yōu)勢 包括：極少的外部組件數(shù)、精確的負載調(diào)節(jié)和線路調(diào)節(jié)、 FCCM 工作模式以及內(nèi)部軟啟動控制。

· 轉(zhuǎn)換輸入電壓范圍 (PVIN)：1.5V 至 16V

· 輸入偏置電壓 (VDD) 范圍：4.5V 至 22V

· 輸出電壓范圍：0.6V 至 5.5V

· 集成式 2.9mΩ 和 1.2mΩ 功率 MOSFET，持續(xù)輸出電流為 40A

· 電壓基準 0.6V 至 1.2V（階躍為 50mV），采用 VSEL 引腳

· ±0.5%，0.9VREF 公差范圍：–40°C 至 +125°C 結(jié)溫

· 真正的差分遙感放大器

· D-CAP3?控制環(huán)路，

· 通過 REFIN_TRK 引腳 進行模擬 AVS 優(yōu)化

· 自適應導通時間控制，具有 4 種頻率設置可供選擇：425kHz、650kHz、875kHz 和 1.05MHz

· 溫度補償和可編程電流限值，具有 RILIM 和 OC 鉗位

· 可選斷續(xù)或閉鎖 OVP 或 UVP

· 通過精確的 EN 遲滯實現(xiàn)的 VDD UVLO 外部調(diào)整

· 預偏置啟動支持

· 所有操作期間的 FCCM 模式

· 全套故障保護和 PGOOD

圖 1：TPS548D21 引腳圖和封裝的自底向上視圖

使用 TPS548D21 可以非常輕松地管理電壓縮放和排序。TPS548D21 器件可以通過 MODE 引腳搭接配置在跟蹤（電壓縮放）或排序模式下運行。

對于電壓縮放/跟蹤，參考跟蹤輸入 (REFIN_TRK) 允許外部參考電壓源設置 TPS548D21 器件的參考電壓（圖 2）。該電壓源可以在 0V 到 1.25V 之間的任何位置，但其輸入阻抗必須遠小于 100kW。當外部電壓源在任意兩個電壓電平（0.5V 至 1.25V 之間）之間上下轉(zhuǎn)換時，壓擺率必須控制在不超過 1mV/μsec。在 0.5V 至 1.25V 之間，跟蹤精度可能低于 1%。

通過在 TPS548D21 的 REFIN_TRK 引腳上施加相同的電壓源，TPS548D21 器件的外部排序功能允許在啟動和關(guān)閉期間對多個轉(zhuǎn)換器進行比例排序（圖 3）。在對 TPS548D21 器件進行編程以執(zhí)行外部跟蹤（排序）時，REFIN_TRK 電壓必須從 0V 開始，并且外部施加的斜坡必須在上電延遲完成后斜坡。斜坡時間的持續(xù)時間也必須長于 1 毫秒。

圖 2：跟蹤波形

圖 3：測序波形

模擬跟蹤的另一個好處是即時變化，導致參考輸入和輸出響應之間沒有延遲時間，從而改善系統(tǒng)響應并減少功率損耗。

下次為 ASIC 或 FPGA 供電時，請考慮采用全模擬方法來管理電壓縮放和排序。