日前，“Altera亞太區(qū)采用Qsys實現(xiàn)系統(tǒng)集成研討會•北京站”在清華大學舉行，該活動重點介紹了Altera新的系統(tǒng)集成工具Qsys，及其如何通過Qsys提高設計效能。

北京站現(xiàn)場

值此研討會之際，Altera亞太區(qū)產品市場經理謝曉東先生向媒體記者介紹了系統(tǒng)集成工具Qsys，并進行了現(xiàn)場演示。

目前，在FPGA設計領域存在著三大難題：設計規(guī)模增大、設計重用、在有限的資源下，很難按計劃完成設計驗證。這三大難題嚴重影響著FPGA設計的效能，減緩了產品由研發(fā)到上市的時間。

 
Altera亞太區(qū)產品市場經理謝曉東介紹Qsys

謝曉東先生從越來越大的設計規(guī)模難題、設計重用難題、驗證難題三個方面詳細講解了Qsys是如何提高設計效能的。首先，在設計規(guī)模難題上，Qsys采用系統(tǒng)級開發(fā)，通過片上網絡架構，大幅簡化設計工作。Qsys包含多種兼容IP，如PCIe、DDR3、JTAG、UART等，可以把標準內核部分的工作降至最低。Qsys能夠自動完成部分諸如接口協(xié)議、存儲器等相關的繁瑣且容易出錯的集成任務，極大地提高了設計效率。設計者可以把大部分的精力都放在定制邏輯部分。

Qsys支持工程師將精力集中在定制邏輯上

在設計重用難題上，Qsys有標準接口，例如：Altera的Avalon接口、ARM的AMBA AXI接口，所以不需要重新設計接口，從而增強了設計重用。

 
在驗證難題上，由于Qsys是對地址位置進行讀寫操作而不是對每個寄存器進行讀寫操作，所以加速了驗證過程。