先進(jìn)工藝發(fā)展到今天，要拼的東西越來越多，尤其是5nm之后，不論是設(shè)備、材料、成本甚至是工藝本身都將發(fā)生質(zhì)的飛躍。

例如在推進(jìn)摩爾定律發(fā)展的過程中，EUV制造設(shè)備顯得格外重要； FinFET逐漸失效之后，GAA逐漸登上歷史舞臺。 只要摩爾定律不死，制程之戰(zhàn)將永不停息。 這幾年三星和臺積電打的火熱，英特爾則在一旁暗自蓄力。 近日，ASML在IEDM會議上“誤讀”英特爾的工藝路線圖，更是吸引了讀者面對晶圓制造商未來發(fā)展的巨大興趣。

下面我們看一下三大晶圓廠臺積電、三星和英特爾的工藝路線圖。

細(xì)看三家路線圖

英特爾相信摩爾定律，恢復(fù)兩年的節(jié)奏

眾所周知，英特爾在10nm工藝技術(shù)上延遲多年， 不過近些時(shí)候他們似乎已經(jīng)重回軌道。 相關(guān)報(bào)道指出，英特爾正在嘗試嘗試恢復(fù)通常的2年節(jié)奏，并已開始加速10nm工藝。 在IEDM會議上，ASML首席執(zhí)行官M(fèi)artin van den Brink還特意從設(shè)備供應(yīng)商角度對英特爾的工藝路線圖發(fā)表了自己的觀點(diǎn) 。

圖注： 上圖為ASML在英特爾原圖的基礎(chǔ)上增加了節(jié)點(diǎn)

首先我們需要強(qiáng)調(diào)一下，根據(jù)ANANDTECH的報(bào)道指出，ASML所演示的節(jié)點(diǎn)演進(jìn)的ppt（上圖）是在英特爾今年9月發(fā)布的內(nèi)容的改版，ASML在幻燈片上添加了動(dòng)畫，使得日期的最下面一行對應(yīng)于特定的節(jié)點(diǎn)。 而英特爾的原始幻燈片，沒有詳細(xì)說明哪個(gè)節(jié)點(diǎn)在哪一年。

英特爾預(yù)計(jì)其制造工藝節(jié)點(diǎn)技術(shù)將有兩年的周期，從2019年的10nm開始，到2021年的7nm EUV，然后在2023年、2025年、2027年、2029年的每一年都有一個(gè)基本的新節(jié)點(diǎn)。 最后一個(gè)節(jié)點(diǎn)被ASML稱為“1.4nm”，這也是第一次在有廠商提到1.4nm工藝。

但按照Intel所說，在每個(gè)流程節(jié)點(diǎn)之間，將會有迭代的+和++版本，以便從每個(gè)流程節(jié)點(diǎn)提取性能。唯一的例外是10nm，因?yàn)樗呀?jīng)在10nm+上了，故明年會推10nm++，2021年推10nm+++。

英特爾相信，他們可以在一年的周期內(nèi)做到這一點(diǎn)，但也有重疊的團(tuán)隊(duì)，以確保一個(gè)完整的進(jìn)程節(jié)點(diǎn)可以與另一個(gè)節(jié)點(diǎn)重疊。

在IEDM會上，ASML還提到了向后移植。

何謂向后移植？ 這是芯片在設(shè)計(jì)時(shí)考慮到一個(gè)進(jìn)程節(jié)點(diǎn)的能力，但可能由于延遲，需要在相同的時(shí)間內(nèi)在一個(gè)較老的“++”版本的進(jìn)程節(jié)點(diǎn)上重新設(shè)計(jì)。 盡管Intel聲明他們正在將芯片設(shè)計(jì)從流程節(jié)點(diǎn)技術(shù)中分離出來，但在某種程度上，為了在硅中開始布局，必須對流程節(jié)點(diǎn)做出承諾。

上圖表明英特爾將允許這樣一個(gè)工作流程，任何第一代7nm設(shè)計(jì)可以回移植到10nm+++，未來Intel的5nm來自于基礎(chǔ)的7nm設(shè)計(jì)，3nm來自于5nm。

我們已經(jīng)看到Intel的10nm需要很長一段時(shí)間才能完成，所以期望Intel每年更新一次+，兩年更新一次主要過程技術(shù)節(jié)點(diǎn)，將會是一個(gè)非常樂觀和積極的節(jié)奏策略。

ANANDTECH還報(bào)道到，從上述中我們也可以看出，英特爾仍然相信摩爾定律，只是不要問它會花多少錢。

臺積電工藝節(jié)點(diǎn)頻頻告捷

臺積電的工藝研發(fā)速度在業(yè)界看來是很快的，尤其是對EUV工藝的掌握。 在晶圓代工領(lǐng)域，臺積電毫無疑問是絕對的王者，而其工藝路線圖的布局也是相當(dāng)緊湊。 目前其5nm進(jìn)入量產(chǎn)倒計(jì)時(shí)，3nm進(jìn)展順利，再往后就是2nm。

圖源： wikichip

整體來看，據(jù)wikichip報(bào)道指出，臺積電的10納米節(jié)點(diǎn)(N10)節(jié)點(diǎn)被認(rèn)為是一個(gè)壽命較短的節(jié)點(diǎn)，主要用于yield-learning。臺積電認(rèn)為他們的7納米節(jié)點(diǎn)是目前最先進(jìn)的邏輯技術(shù)。 除了少數(shù)關(guān)鍵客戶外，臺積電的大部分客戶據(jù)說都是從N16直接轉(zhuǎn)到N7。 當(dāng)從N16到N7時(shí)，N7提供3.3倍的路由門密度，以及大約35-40%的速度改進(jìn)或降低65%的功率。

在N7基礎(chǔ)上，臺積電推出了N7P和N7+，N7P與N7+不能混淆。 N7P是一個(gè)優(yōu)化的、基于DUV的流程，它使用相同的設(shè)計(jì)規(guī)則，并且與N7完全兼容。

N7P引入了FEOL和MOL優(yōu)化，據(jù)說在等功率時(shí)性能提高7%，在等速度時(shí)性能降低10%。 N7 +是他們的第一批在某些關(guān)鍵層采用EUV的工藝技術(shù)。 與他們的N7工藝相比，N7 +的密度提高了約1.2倍。 據(jù)說N7 +在等功率情況下可提供10％的更高性能，或者在等功率情況下可降低15％的功率。 這樣看來，N7+似乎比N7P更好一些。

N6的EUV相當(dāng)于N7。它計(jì)劃比N7+使用更多的EUV層。它既是設(shè)計(jì)規(guī)則，也是與N7兼容的ip，是大多數(shù)客戶的主要遷移路徑。N7的設(shè)計(jì)可以重新粘貼到N6上，利用EUV掩模和保真度的改進(jìn)，或者重新實(shí)現(xiàn)，利用poly over diffusion edge (PODE)和continuous diffusion (CNOD)標(biāo)準(zhǔn)單元基臺規(guī)則，據(jù)說可以提供額外18%的密度改進(jìn)。 值得強(qiáng)調(diào)的是，N6的獨(dú)特之處在于，它將在明年年初進(jìn)入風(fēng)險(xiǎn)生產(chǎn)階段，并在2020年年底達(dá)到峰值。 這意味著它會在N5之后傾斜。因此，臺積電表示，N6是建立在N7+和N5 EUV的基礎(chǔ)上的。

臺積電5納米制程是N7之后的下一個(gè)“完整節(jié)點(diǎn)”。N5同時(shí)使用深紫外線（DUV）和極紫外線（EUV）光刻技術(shù)。 N5可以在14層上使用EUVL來顯著提高密度，N7+是在4個(gè)非關(guān)鍵層上使用EUVL，這可以說是一個(gè)切實(shí)的進(jìn)步。

N5技術(shù)將允許芯片開發(fā)商將其設(shè)計(jì)的芯片面積縮小約45%，使晶體管密度提高約1.8倍。它還能在相同的復(fù)雜性和功率下增加15%的頻率或在相同的頻率和復(fù)雜性下減少20%的功耗。 N5在今年第一季度進(jìn)入風(fēng)險(xiǎn)生產(chǎn)，他們預(yù)計(jì)這一過程將在2020年上半年加速。 和N7一樣，N5將有兩種類型—;—;移動(dòng)客戶端和高性能計(jì)算。 N5被規(guī)劃為一個(gè)長期存在的節(jié)點(diǎn)，預(yù)計(jì)在收入方面，它將比N7增長得更快。

與他們的7納米工藝一樣，臺積電將提供他們N5工藝的一個(gè)優(yōu)化版本，稱為N5性能增強(qiáng)版(N5P)。 這個(gè)過程使用相同的設(shè)計(jì)規(guī)則，并且與N5完全兼容。 通過FEOL和MOL優(yōu)化，N5P在等功率時(shí)比N5的性能提高7%，在等功率時(shí)比N5的性能降低15%。 他們對N5P的時(shí)間表稍微模糊了一點(diǎn)，但他們有時(shí)會在2020年底或2021年初做出暗示。

臺積電表示，他們的3納米工藝進(jìn)展順利，已有客戶參與進(jìn)來。 臺積電對外宣稱，3nm是全新的節(jié)點(diǎn)，不是5nm的延伸。 另外，N3有望在2022年左右推出。

三星發(fā)力四大主要節(jié)點(diǎn)

相比于臺積電和英特爾，三星的路線圖是風(fēng)險(xiǎn)最低的。

根據(jù)wikichip最新的報(bào)道，三星仍堅(jiān)持他們幾年前概述的戰(zhàn)略—;—;生產(chǎn)四個(gè)主要節(jié)點(diǎn)，即14nm、10nm、7nm以及3nm。 因其每個(gè)進(jìn)化節(jié)點(diǎn)都是高度增量的，通常只引入單個(gè)更改。 這使得他們可以通過剝離一些之前引入的擴(kuò)展助推器，并在后續(xù)節(jié)點(diǎn)上添加它們來降低新節(jié)點(diǎn)的風(fēng)險(xiǎn)。 但這樣做的缺點(diǎn)是，三星的主要節(jié)點(diǎn)之間的間隔相當(dāng)大，在PPA方面，它們落后于臺積電。

例如在今年的路線圖中的第一個(gè)修改是插入一個(gè)新的6納米節(jié)點(diǎn)。 另一個(gè)變化是刪除了4LPP節(jié)點(diǎn)，只在路線圖上留下了4LPE。 最后，三星將3GAAE和3GAAP更名為3GAE和3GAP。

從路線圖可以看出，三星主要在7LPP上下功夫，其中6LPP是三星7LPP的改進(jìn)版，具有更高的晶體管密度，更低的功率，但可以重新使用最初為7LPP設(shè)計(jì)的IP。 然后就是5LPE，三星計(jì)劃將5nm作為第二代EUV工藝。

但5LPE確實(shí)引入了一些新的增強(qiáng)功能。 根據(jù)wikichip的估計(jì)，三星5 nm節(jié)點(diǎn)UHD單元的密度已達(dá)到接近130 MTr /mm²，這是第一個(gè)超過英特爾10納米節(jié)點(diǎn)和臺積電7納米節(jié)點(diǎn)的三星節(jié)點(diǎn)。 三星預(yù)計(jì)在今年下半年推出使用其5LPE技術(shù)的首批芯片，并預(yù)計(jì)在2020年上半年批量生產(chǎn)。

三星7LPP演進(jìn)的頂峰將是公司的4LPE技術(shù)(可能4LPP不在最新的三星路線圖中)。 三星將在今年下半年完成其開發(fā)，所以預(yù)計(jì)第一批流片將在2020年推出，并在2021年批量生產(chǎn)，ANANDTEC報(bào)道中指出。

真正發(fā)生重大變革的是3nm節(jié)點(diǎn)，因?yàn)?nm開始三星將放棄FinFET轉(zhuǎn)向GAA晶體管，第一代是3GAE工藝，還有優(yōu)化版3GAP工藝，后續(xù)還在繼續(xù)優(yōu)化改良中。

EUV光刻機(jī)是關(guān)鍵一環(huán)

在這三家廠商的演進(jìn)過程中，EUV光刻機(jī)是關(guān)鍵的一環(huán)，而臺積電、三星和英特爾三家均計(jì)劃在其生產(chǎn)路線圖中采用EUV。 但臺積電無疑是EUV光刻技術(shù)的領(lǐng)先者。 今年10月，臺積電宣布其7nm plus（N7 +）節(jié)點(diǎn)已成為業(yè)界首個(gè)商業(yè)化的EUV技術(shù)。 N7 +是他們的第一批在某些關(guān)鍵層采用EUV的工藝技術(shù)。

Arete Research高級分析師Jim Fontanelli也表示，臺積電在EUV領(lǐng)域處于領(lǐng)先地位，無論是所用的工具還是訂購的工具，生產(chǎn)的商用EUV晶圓的數(shù)量，還是將EUV集成到他們未來的路線圖中。

根據(jù)拓璞公布的數(shù)據(jù)預(yù)計(jì)，今年臺積電的7nm（包括EUV）晶圓產(chǎn)能大概在10-11萬片/月。 主要客戶有： AMD、海思、蘋果、高通、賽靈思、英偉達(dá)等。 今年三星7nm LPP（EUV）工藝的晶圓產(chǎn)能大概在1萬張/月，只有臺積電的1/10左右。

三星在EUV上的布局也很早，早在2018年10月，三星就利用其7nm EUV工藝技術(shù)開始大規(guī)模生產(chǎn)芯片。 今年4月，三星宣布已經(jīng)完成了其第一代5nm制造工藝（5LPE）的開發(fā)，該制造技術(shù)使用極紫外光刻（EUVL），與7nm工藝（稱為7LPP）相比，可以提供顯著的性能，功率和面積優(yōu)勢。

三星預(yù)計(jì)，到2020年，5nm將成為其主要的EUVL節(jié)點(diǎn)，這可能是因?yàn)樵摷夹g(shù)能夠?yàn)槎喾N應(yīng)用提供眾多好處，而三星的EUV收益率將會更高，這主要是因?yàn)槿窃谌A城建造EUV生產(chǎn)線后，在未來幾個(gè)月將擁有更多的EUV產(chǎn)能，該工廠耗資46.15億美元，預(yù)計(jì)2020年開始大批量生產(chǎn)。

這些年來，英特爾在EUV研究方面一直是最積極的。 在最近的IEDM會議上，ASML首席執(zhí)行官M(fèi)artin van den Brink所披露的英特爾的工藝路線中，5nm被列為2023年的節(jié)點(diǎn)，大約在這個(gè)時(shí)候，ASML將開始銷售其“High NA”EUV機(jī)器，以幫助英特爾在制造過程中更好地定義路徑。

此前VLSI Research首席執(zhí)行官Dan Hutcheson曾表示:“在這三家公司中，英特爾是一個(gè)謎，因?yàn)樗鼪]有銷售方面的理由來宣傳自己在做什么，而英特爾一向擅長把自己的litho工具推向一個(gè)節(jié)點(diǎn)。 他們在確信EUV已經(jīng)準(zhǔn)備好投入生產(chǎn)之前不會宣布。 ”

未來晶體管的選擇

半導(dǎo)體工藝制程在進(jìn)入32nm以下的節(jié)點(diǎn)后，每一步都艱辛無比。 首先是平面晶體管的失效，從技術(shù)發(fā)展角度來看，平面晶體管在尺寸縮小至22nm后，勢壘隧道效應(yīng)導(dǎo)致了電流泄露，漏電流控制將變得很困難。 而FinFET無疑是一個(gè)巨大的成功，盡管FinFET的發(fā)明要早于10多年，但它最早是在2011年由英特爾、三星、臺積電等公司在22nm節(jié)點(diǎn)上商業(yè)化推出的。 從那時(shí)起，在摩爾定律定標(biāo)的最后階段，它就成了前沿硅邏輯的主力。

但隨著尺寸減小，來到5nm和3nm以后，F(xiàn)inFET也不能勝任這項(xiàng)任務(wù)，F(xiàn)inFET本身的尺寸已經(jīng)縮小至極限，無論是鰭片距離、短溝道效應(yīng)、還是漏電和材料極限都使得晶體管制造難上加難，甚至物理結(jié)構(gòu)都無法完成。

此時(shí)新型晶體管如GAA、二維晶體管、納米片晶體管成為業(yè)界考慮的新方向。 其中GAA技術(shù)已經(jīng)受到三星、臺積電、英特爾的青睞，并且有的已開始試產(chǎn)。

平面晶體管與finFET與納米片F(xiàn)ET。 資料來源： 三星

在GAA方面，三星表現(xiàn)最為突出，三星認(rèn)為3納米是其下一個(gè)主要工藝技術(shù)節(jié)點(diǎn)，計(jì)劃將基于納米片的Gate-All-Around MBCFET晶體管用于自己的3nm（3GAAE）工藝技術(shù)，這也是首個(gè)將使用GAA工藝的節(jié)點(diǎn)。 今年4月份，三星為其3納米GAA工藝發(fā)布了其首個(gè)工藝設(shè)計(jì)套件（PDK）-版本0.1，預(yù)期2021年量產(chǎn)。

國際商業(yè)戰(zhàn)略首席執(zhí)行官Handel Jones表示，由于三星對包括石墨烯在內(nèi)的先進(jìn)材料的研發(fā)投入巨大，三星在臺積電方面的GAA領(lǐng)先優(yōu)勢約為一年。 Jones說： “三星在3納米GAA中處于領(lǐng)先地位，其主要優(yōu)勢是由于內(nèi)部可獲取納米片結(jié)構(gòu)材料。 ”

臺積電雖然沒有像三星那樣直接給出官方說明，但是也已經(jīng)開始GAA相關(guān)技術(shù)的研發(fā)和試產(chǎn)。 臺積電計(jì)劃在5納米節(jié)點(diǎn)上推出其GAA技術(shù)版本，但尚未宣布將該技術(shù)投入生產(chǎn)的目標(biāo)日期。 業(yè)內(nèi)人士表示，臺積電也已經(jīng)完成了環(huán)繞式閘級結(jié)構(gòu)晶體管的生產(chǎn)，但是采用的是圓形鰭柱，其典型尺寸比現(xiàn)有工藝縮小了30%。

二維晶體管也被看做是延續(xù)摩爾定律的最佳候選之一。 根據(jù)Nature自然科研的報(bào)道分析，因三維晶體管普遍面臨著相同的問題，電子一般難以在納米厚度的溝道內(nèi)遷移，溝道表面的缺陷也會導(dǎo)致電荷散射，減慢電子流動(dòng)速度。 而單原子層的二維材料有望使晶體管進(jìn)一步縮小，由于它們的“垂直”維度有限，且表面平整沒有缺陷，因而電子不易發(fā)生散射，電荷也能相對自由地在其中流動(dòng)。

IEEE SPECTRUM報(bào)道指出， 納米片晶體管是摩爾定律的下一步，也許是最后一步 。 作者Peide Ye在文中寫到， Nanosheet設(shè)備計(jì)劃于2021年用于3納米節(jié)點(diǎn) 。 2006年，法國CEA-Leti的工程師們提出使用一堆薄薄的硅板來連接電源和排水管，而不是使用一堆納米線。 這個(gè)想法是在一個(gè)更小的晶體管中增加通道的寬度，同時(shí)保持對泄漏電流的嚴(yán)格控制，從而提供一個(gè)性能更好、功率更低的器件。

2017年IBM進(jìn)一步研究了這一概念，表明由堆疊納米薄片制成的晶體管實(shí)際上比占同樣芯片面積的FinFET提供更多的Weff。 同時(shí)堆疊的納米片對于化合物半導(dǎo)體（如砷化銦鎵）和硅替代品（如鍺）也顯示出了廣闊的前景。

圖源： IBM

除此之外，納米片的設(shè)計(jì)還提供了一個(gè)額外的好處： 它恢復(fù)了向FinFET過渡時(shí)失去的靈活性。 可以將片材變寬以增加電流，也可以做成窄的以限制功耗。 IBM Research已經(jīng)將它們堆疊在一起，尺寸從8納米到50納米不等。

總而言之，堆疊納米片似乎是未來制造電晶體的最佳方式。 芯片制造商已經(jīng)對這項(xiàng)技術(shù)有足夠的信心，可以在不遠(yuǎn)的將來將其納入自己的路線圖。 隨著高遷移率半導(dǎo)體材料的集成，納米片晶體管可以把我們帶到任何人現(xiàn)在都能預(yù)見的遙遠(yuǎn)未來。 Peide Ye在文章中寫到。

至于未來晶體管的發(fā)展方向如何，筆者的觀點(diǎn)是“行到水窮處，坐看云起時(shí)”。