IMEC于10月11日在東京舉辦了年度研究結果介紹會“ IMEC Technology ForumJapan 2019（ITF Japan 2019）”。

原先負責并領導IMEC的半導體微縮化工藝/器件部門的安·斯蒂根（An Steegen）于2018年秋季突然退休，留下重要職位空缺。會議當天，新到任的Myung-Hee Na博士作了題為“通往CMOS微型化極限的道路”的演講，并介紹了更新至1nm節(jié)點的IMEC半導體技術路線圖。在2001年加入IBM之后，她從事尖端半導體工藝和器件的研發(fā)工作已有18年，并于2019年加入IMEC。前任Steegen也來自IBM，因此Myung-Hee算是其后輩。

改進晶體管的結構和材料以延續(xù)摩爾定律

讓我們看一下IMEC發(fā)布的半導體技術路線圖。橫軸表示時間，縱軸表示每單價的晶體管數（晶體管數/美元）。隨著微型化和集成化的發(fā)展，由于工藝復雜性，制造成本正在迅速上升，因此，無法按摩爾定律降低單位晶體管的制造成本。

邁向1nm節(jié)點的技術路線圖（來源：IMEC）

長期以來，摩爾定律已經失效，但IMEC并沒有放棄，持續(xù)改進晶體管結構和材料，并且對工藝進行優(yōu)化以呈現1nm節(jié)點的技術路線圖。

從28nm技術節(jié)點采用HKMG（High-K/ Metal Gate），并在16 / 14nm之后從傳統的平面結構轉向FinFET結構。從7 /5nm開始，開始采用Co作為MOL布線材料以及EUV光刻，以進一步改進FinFET結構。

從4/3nm節(jié)點開始，FinFET將被GAA結構取代，第一代GAA將采用硅納米片。獨創(chuàng)的埋入式電源線（將Vcc和地線埋入前層以壓縮標準單元面積）將采用Ru作為布線材料。

半導體器件結構路線圖（來源：IMEC）

2nm采用Forksheet，1nm采用CFET

對于高性能和低功耗應用，IMEC計劃采用FinFET的改進版本。換句話說，2nm技術節(jié)點將采用Forksheet結構，其中n型和p型納米片緊密地靠在一起，并且其間有一層“絕緣墻”。之所以命名為forksheet，是因為其截面類似于餐叉。與此同時，在芯片背面提供配電網絡（PDN）從而向BPR提供有效的電能供應。

當達到1nm節(jié)點時，IMEC會采用CMOS結構的Complementary FET（CFET）。在此，通過在p型FET上堆疊n型FET，即通過三維堆疊具有不同導電類型的晶體管，從而標準單元面積被大大減小。據說芯片的背面可以提供更多功能，但未公開細節(jié)。從這里開始，將采用high-NA EUV光刻以進一步微縮晶體管結構。

IMEC還希望采用二維材料，自旋電子學和量子計算。為了將來進一步微縮，除了設計和工藝協同優(yōu)化（DTCO）之外，系統和工藝協同優(yōu)化（STCO）也很重要。

最終的二維CMOS結構“Forksheet FET”（來源：IMEC）

到目前為止，SRAM必須在每個存儲單元的平面上構建6個晶體管。IMEC表示，通過改進晶體管結構和電源線，即通過采用GAA和BPR，頂視圖中SRAM晶體管的等效數量可以減少到每個存儲單元4.4個晶體管，即SRAM單元面積大約減小到原來的2/3。

延續(xù)摩爾定律的另一種技術是3D封裝。在2019年5月于比利時舉行的IMEC技術論壇2019上對此進行了詳細介紹。從芯片堆疊開始的3D封裝最終將出現在晶體管本身的3D堆疊中。IMEC正在同時研究垂直堆疊以及橫向微縮，并正在嘗試提高系統集成度。為此，IMEC同時專注于優(yōu)化工藝技術，設計技術和系統技術。