PLL
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DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計
本文設(shè)計了一種應(yīng)用于DSP內(nèi)嵌鎖相環(huán)的低功耗、高線性CM0S壓控環(huán)形振蕩器。電路采用四級延遲單元能方便的獲得正交輸出時鐘，每級采用RS觸發(fā)結(jié)構(gòu)來產(chǎn)生差分輸出信號，在有效降低靜態(tài)功耗的同時．具有較好的抗噪聲能力。在延遲單元的設(shè)計時。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線性度，選擇了合適的翻轉(zhuǎn)點。 仿真結(jié)果表明．電路叮實現(xiàn)2MHz至90MHz的頻率調(diào)節(jié)范圍，在中心頻率附近具有很高的調(diào)節(jié)線性度，可完全滿足DSP芯片時鐘系統(tǒng)的要求。
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DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計
DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計
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嵌入式系統(tǒng)的PCIe時鐘分配
PCI Express(PCIe)是嵌入式和其它系統(tǒng)類型的背板間通信的一個非常理想的協(xié)議。然而，在嵌入式環(huán)境中，背板連接器引腳通常很昂貴，因此，采用點對點連接的星型結(jié)構(gòu)的PCIe時鐘分配方案并不理想。本文將討論如何使用一個
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嵌入式系統(tǒng)的PCIe時鐘分配
PCI Express(PCIe)是嵌入式和其它系統(tǒng)類型的背板間通信的一個非常理想的協(xié)議。然而，在嵌入式環(huán)境中，背板連接器引腳通常很昂貴，因此，采用點對點連接的星型結(jié)構(gòu)的PCIe時鐘分配方案并不理想。本文將討論如何使用一個
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靈活、高性價比雷達(dá)系統(tǒng)的 PLL 合成器（ADI）
Analog Devices, Inc.最新推出的 ADF4158PLL 合成器，可靈活 、高性價比地實現(xiàn) FMCW （頻率調(diào)制連續(xù)波）雷達(dá)系統(tǒng)。FMCW 雷達(dá)系統(tǒng)廣泛應(yīng)用于汽車、航空、軍事、工業(yè)和通信領(lǐng)域，可測量外部目標(biāo)的相對距離和速度。與傳
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靈活、高性價比雷達(dá)系統(tǒng)的 PLL 合成器（ADI）
Analog Devices, Inc.最新推出的 ADF4158PLL 合成器，可靈活 、高性價比地實現(xiàn) FMCW （頻率調(diào)制連續(xù)波）雷達(dá)系統(tǒng)。FMCW 雷達(dá)系統(tǒng)廣泛應(yīng)用于汽車、航空、軍事、工業(yè)和通信領(lǐng)域，可測量外部目標(biāo)的相對距離和速度。與傳
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基于FPGA的提取位同步時鐘DPLL設(shè)計
在數(shù)字通信系統(tǒng)中，同步技術(shù)是非常重要的，而位同步是最基本的同步。位同步時鐘信號不僅用于監(jiān)測輸入碼元信號，確保收發(fā)同步，而且在獲取幀同步及對接收的數(shù)字碼元進行各種處理的過程中也為系統(tǒng)提供了一個基準(zhǔn)
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異步FIFO和PLL在高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
將異步FIFO和鎖相環(huán)應(yīng)用到高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中用來緩存A／D轉(zhuǎn)換的高速采樣數(shù)據(jù)，解決嵌入式實時數(shù)據(jù)采集系統(tǒng)中，高速采集數(shù)據(jù)量大，而處理器處理速度有限的矛盾，提高系統(tǒng)的可靠性。根據(jù)FPGA內(nèi)部資源的特點，將FIFO和鎖相環(huán)設(shè)計在一塊芯片上。因為未使用外掛FIFO和PLL器件，使得板卡設(shè)計結(jié)構(gòu)簡單，并減少硬件板卡的干擾。由于鎖相環(huán)的使用，使得整個采集系統(tǒng)時鐘管理方便。異步FIFO構(gòu)成的高速緩存具有一定通用性，方便系統(tǒng)進行升級維護。
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異步FIFO和PLL在高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
異步FIFO和PLL在高速雷達(dá)數(shù)據(jù)采集系統(tǒng)中的應(yīng)用
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嵌入式多媒體播放器的設(shè)計與實現(xiàn)
1、引言 隨著音頻解碼技術(shù)、存儲器技術(shù)、MP3高質(zhì)量壓縮技術(shù)等相關(guān)技術(shù)不斷的發(fā)展以及人們對消費電子產(chǎn)品需求的增加,MP3新產(chǎn)品層出不窮,成為時尚潮流前沿的一個最佳載體。人們可以用它休閑娛樂 ,也可以用它工作和學(xué)
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嵌入式多媒體播放器的設(shè)計與實現(xiàn)
1、引言 隨著音頻解碼技術(shù)、存儲器技術(shù)、MP3高質(zhì)量壓縮技術(shù)等相關(guān)技術(shù)不斷的發(fā)展以及人們對消費電子產(chǎn)品需求的增加,MP3新產(chǎn)品層出不窮,成為時尚潮流前沿的一個最佳載體。人們可以用它休閑娛樂 ,也可以用它工作和學(xué)
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PLL集成電路構(gòu)成脈沖鍵控脈沖器電路圖
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一種基于DDS+PLL的Chirp-UWB信號產(chǎn)生方案
由于超寬帶信號的帶寬很寬，傳統(tǒng)的信號產(chǎn)生辦法已不能直接應(yīng)用于超寬帶通信。為此，提出一種基于DDS+PLL的Chirp-UWB信號產(chǎn)生方案，該方法聯(lián)合使用了DDS和PLL兩種信號產(chǎn)生技術(shù)，優(yōu)勢互補。通過ADS結(jié)合Matlab對系統(tǒng)的模型建立和性能分析證明，該方案輸出信號性能優(yōu)良，完全能滿足設(shè)計要求，并已成功應(yīng)用于某超寬帶通信系統(tǒng)。
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基于FPGA的PLL頻率合成器設(shè)計
頻率合成技術(shù)是現(xiàn)代通信的重要組成部分，它是將一個高穩(wěn)定度和高準(zhǔn)確度的基準(zhǔn)頻率經(jīng)過四則運算，產(chǎn)生同樣穩(wěn)定度和準(zhǔn)確度的任意頻率。頻率合成器是電子系統(tǒng)的心臟，是影響電子系統(tǒng)性能的關(guān)鍵因素之一。本文結(jié)合F
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具功耗意識的FPGA設(shè)計技巧
傳 統(tǒng)以來，在選用FPGA組件時，成本、容量、效能、封裝形式等，通常是系統(tǒng)架構(gòu)師或設(shè)計人員的主要考慮。但隨著低功耗應(yīng)用快速興起，現(xiàn)在，功耗效能也已成 為選用FPGA時的首要考慮。一般來說，設(shè)計人員對ASIC或FPGA的
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基于低噪音單芯片高頻分頻器的PLL設(shè)計
VSAT是一種小衛(wèi)星通信系統(tǒng)，可為邊遠(yuǎn)地區(qū)的家庭和商業(yè)用戶提供可靠的、具有成本效應(yīng)的寬帶數(shù)據(jù)和其它業(yè)務(wù)。VSAT采用一種小型天線來發(fā)送和接收衛(wèi)星信號，可為所有處于衛(wèi)星覆蓋區(qū)域內(nèi)的用戶提供高帶寬連接，無論用
