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Verilog HDL基礎(chǔ)教程之：實(shí)例5 交通燈控制器

實(shí)例的內(nèi)容及目標(biāo) 1.實(shí)例的主要訓(xùn)練內(nèi)容本實(shí)例通過(guò)Verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)簡(jiǎn)易的交通等控制器，實(shí)現(xiàn)一個(gè)具有兩個(gè)方向、共8個(gè)燈并具有時(shí)間倒計(jì)時(shí)功能的交通燈功能。2.實(shí)例目標(biāo)通過(guò)本實(shí)例，讀者應(yīng)達(dá)到下面的目標(biāo)。掌握

電子設(shè)計(jì)自動(dòng)化
2013-08-22

HDL VERILOG 交通燈控制器 BSP
Verilog HDL基礎(chǔ)j教程之：程序基本結(jié)構(gòu)

Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言，也是一種結(jié)構(gòu)描述的語(yǔ)言。也就是說(shuō)，既可以用電路的功能描述，也可

電子設(shè)計(jì)自動(dòng)化
2013-08-22

端口 HDL VERILOG BSP
Verilog HDL基礎(chǔ)教程之：實(shí)例4 PS/2接口控制

實(shí)例的內(nèi)容及目標(biāo)1.實(shí)例的主要內(nèi)容本實(shí)例通過(guò)Verilog編程實(shí)現(xiàn)在紅色颶風(fēng)II代Xilinx開(kāi)發(fā)板上面實(shí)現(xiàn)對(duì)鍵盤、LCD、RS-232等接口或者器件進(jìn)行控制，將有鍵盤輸入的數(shù)據(jù)在LCD上面顯示出來(lái)，或者通過(guò)RS-232在PC機(jī)上的超級(jí)

電子設(shè)計(jì)自動(dòng)化
2013-08-22

接口控制 HDL VERILOG
Verilog HDL基礎(chǔ)教程之：組合邏輯電路的實(shí)現(xiàn)

數(shù)字邏輯電路分為兩種，分別是組合邏輯與時(shí)序邏輯。(1)組合邏輯：輸出只是當(dāng)前輸入邏輯電平的函數(shù)(有延時(shí))，與電路的原始狀態(tài)無(wú)關(guān)的邏輯電路。也就是說(shuō)，當(dāng)輸入信號(hào)中的任何一個(gè)發(fā)生變化時(shí)，輸出都有可能會(huì)根據(jù)其變化

電子設(shè)計(jì)自動(dòng)化
2013-08-21

組合邏輯電路 HDL VERILOG BSP
Verilog HDL與C語(yǔ)言的區(qū)別與聯(lián)系詳解

數(shù)字電路設(shè)計(jì)工程師一般都學(xué)習(xí)過(guò)編程語(yǔ)言、數(shù)字邏輯基礎(chǔ)、各種EDA軟件工具的使用。就編程語(yǔ)言而言，國(guó)內(nèi)外大多數(shù)學(xué)校都以C語(yǔ)言為標(biāo)準(zhǔn)，只有少部分學(xué)校使用Pascal 和Fortran。算法的描述和驗(yàn)證常用C語(yǔ)言來(lái)做。例如要

電子設(shè)計(jì)自動(dòng)化
2013-08-21

C語(yǔ)言 HDL VERILOG BSP
Verilog HDL獨(dú)家程序設(shè)計(jì)經(jīng)驗(yàn)分享

對(duì)于Verilog HDL的初學(xué)者，經(jīng)常會(huì)對(duì)語(yǔ)法中的幾個(gè)容易混淆的地方產(chǎn)生困惑。下面列出幾個(gè)常見(jiàn)問(wèn)題和解決它們的小竅門。1.“=”和“<=”的區(qū)分方法前面的內(nèi)容已經(jīng)從原理上解釋了阻塞(=)和非阻塞(<=

電子設(shè)計(jì)自動(dòng)化
2013-08-21

信號(hào) WIRE HDL VERILOG
Verilog HDL基礎(chǔ)教程之：實(shí)例4 PS/2接口控制

實(shí)例的內(nèi)容及目標(biāo)1．實(shí)例的主要內(nèi)容本實(shí)例通過(guò)Verilog編程實(shí)現(xiàn)在紅色颶風(fēng)II代Xilinx開(kāi)發(fā)板上面實(shí)現(xiàn)對(duì)鍵盤、LCD、RS-232等接口或者器件進(jìn)行控制，將有鍵盤輸入的數(shù)據(jù)在LCD上面顯示出來(lái)，或者通過(guò)RS-232在PC機(jī)上的超級(jí)

電子設(shè)計(jì)自動(dòng)化
2013-08-21

接口控制 HDL VERILOG
Verilog HDL基礎(chǔ)教程之：程序基本結(jié)構(gòu)

Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言，也是一種結(jié)構(gòu)描述的語(yǔ)言。也就是說(shuō)，既可以用電路的功能描述，也可以

電子設(shè)計(jì)自動(dòng)化
2013-08-21

端口 HDL VERILOG BSP
細(xì)數(shù)那些不老的傳奇液晶顯示器

時(shí)尚的氣息轉(zhuǎn)瞬間就可能會(huì)被淘汰，但時(shí)尚卻一直受到消費(fèi)者的追捧。在這么長(zhǎng)的時(shí)間里顯示器的性能我外觀一定會(huì)發(fā)生很大的變化，而如何選購(gòu)一款不過(guò)時(shí)的顯示器呢？在長(zhǎng)久之后依然保持一種新鮮感。這在選擇上要下足工夫

顯示光電
2013-07-05

飛利浦三星液晶顯示器 HDL
第三方EDA工具需求持續(xù)增長(zhǎng) 實(shí)現(xiàn)與原廠工具無(wú)縫配合

最近Altera宣布采用英特爾14nm Tri-gate工藝的第10代FPGA產(chǎn)品，賽靈思公司(Xilinx)和臺(tái)積電宣布采用16nm FinFET工藝打造FPGA器件，F(xiàn)PGA已走到了制程工藝領(lǐng)先的產(chǎn)品之列。對(duì)于第三方工具廠商而言，要想適應(yīng)FPGA制造工

電子設(shè)計(jì)自動(dòng)化
2013-06-18

EDA MDASH TRACER HDL
8位無(wú)符號(hào)數(shù)乘法運(yùn)算HDL設(shè)計(jì)實(shí)例

原理分析加減乘除是運(yùn)算的基礎(chǔ)，也是我們?cè)谛W(xué)課堂里的重點(diǎn)必修課。乘除運(yùn)算雖然對(duì)于我們今天來(lái)說(shuō)還是小菜一碟，讓計(jì)算機(jī)做起來(lái)也是九牛一毛不足掛齒，但是要真探究一下計(jì)算機(jī)是如何完乘除運(yùn)算的，可還真有

模擬
2012-10-17

AI BLE HDL BSP
FLIR借助MATLAB加速熱成像FPGA的開(kāi)發(fā)

21ic訊 MathWorks 于日前宣布，F(xiàn)LIR Systems 通過(guò)使用 MATLAB 和 HDL Coder，將熱成像 FPGA 開(kāi)發(fā)過(guò)程中從概念的形成到構(gòu)建可在現(xiàn)場(chǎng)測(cè)試的原型的時(shí)間縮短了 60%。通過(guò)使用 MATLAB 來(lái)設(shè)計(jì)、仿真和評(píng)估算法，并使用 H

電子設(shè)計(jì)自動(dòng)化
2012-09-06

FPGA 熱成像 MATLAB HDL
Verilog HDL設(shè)計(jì)自動(dòng)數(shù)據(jù)采集系統(tǒng)

隨著數(shù)字時(shí)代的到來(lái)，數(shù)字技術(shù)的應(yīng)用已經(jīng)滲透到了人類生活的各個(gè)方面。數(shù)字系統(tǒng)發(fā)展在很大程度上得益于器件和集成技術(shù)的發(fā)展，著名的摩爾定律(Moore's Law)的預(yù)言也在集成電路的發(fā)展過(guò)程中被印證了，數(shù)字系統(tǒng)的設(shè)計(jì)理

模擬
2012-07-31

數(shù)據(jù)采集系統(tǒng) ADC HDL VERILOG
CY7C68013與FPGA接口的Verilog HDL實(shí)現(xiàn)

0 引言USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯(lián)合制定的一種通用串行總線規(guī)范，它解決了與網(wǎng)絡(luò)通信問(wèn)題，而且端口擴(kuò)展性能好、容易使用。最新的USB2.0支持3種速率：低速1.5 Mbit/s，全速12 Mbit/

電子設(shè)計(jì)自動(dòng)化
2012-02-09

FPGA CY7C68013 HDL VERILOG
CY7C68013與FPGA接口的Verilog HDL實(shí)現(xiàn)

0 引言USB(通用串行總線)是英特爾、微軟、IBM、康柏等公司1994年聯(lián)合制定的一種通用串行總線規(guī)范，它解決了與網(wǎng)絡(luò)通信問(wèn)題，而且端口擴(kuò)展性能好、容易使用。最新的USB2.0支持3種速率：低速1.5 Mbit/s，全速12 Mbit/

數(shù)字電源
2012-02-07

FPGA CY7C68013 HDL VERILOG
Verilog HDL阻塞屬性探究及其應(yīng)用

Verilog HDL中，有兩種過(guò)程賦值方式，即阻塞賦值(blocking)和非阻塞賦值(nonblocking)。阻塞賦值執(zhí)行時(shí)，RHS(right hand statement)估值與更新LHS(left hand statement)值一次執(zhí)行完成，計(jì)算完畢，立即更新。在執(zhí)行時(shí)

模擬
2011-09-02

阻塞阻塞賦值 HDL VERILOG
基于Verilog HDL濾波器的設(shè)計(jì)

　現(xiàn)代計(jì)算機(jī)和通信系統(tǒng)中廣泛采用數(shù)字信號(hào)處理的技術(shù)和方法，其基本思路是先把信號(hào)用一系列的數(shù)字來(lái)表示，然后對(duì)這些數(shù)字信號(hào)進(jìn)行各種快速的數(shù)學(xué)運(yùn)算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無(wú)

通信技術(shù)
2011-08-19

濾波器小波濾波 HDL VERILOG
MathWorks HDL工具新添Xilinx FPGA硬件驗(yàn)證功能

21ic訊 MathWorks 日前宣布適用于 Xilinx FPGA 開(kāi)發(fā)板且新添了 FPGA 在環(huán) (FIL) 功能的 EDA Simulator Link 3.3 面市。FIL 使工程師們能夠在使用 Simulink 作為系統(tǒng)級(jí)測(cè)試臺(tái)架的同時(shí)，以硬件速度驗(yàn)證其設(shè)計(jì)。EDA Sim

電子設(shè)計(jì)自動(dòng)化
2011-06-07

Xilinx FPGA 硬件 HDL
ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì)

ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì)

嵌入式教程
2011-04-07

總線接口接口模塊 HDL VERILOG
HDL Design House采用全套微捷碼軟件加速SoC和IP開(kāi)發(fā)

微捷碼設(shè)計(jì)自動(dòng)化有限公司日前宣布，可重用IP核心、驗(yàn)證組件和行為仿真模型的締造者HDL Design House公司已采用了全套的微捷碼芯片設(shè)計(jì)軟件，包括Talus數(shù)字IC實(shí)現(xiàn)系統(tǒng)和Titan混合信號(hào)設(shè)計(jì)平臺(tái)。通過(guò)以微捷碼作為主要

消費(fèi)電子
2011-04-02

SoC DESIGN HOUSE HDL

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HDL

Verilog HDL基礎(chǔ)教程之：實(shí)例5 交通燈控制器

Verilog HDL基礎(chǔ)j教程之：程序基本結(jié)構(gòu)

Verilog HDL基礎(chǔ)教程之：實(shí)例4 PS/2接口控制

Verilog HDL基礎(chǔ)教程之：組合邏輯電路的實(shí)現(xiàn)

Verilog HDL與C語(yǔ)言的區(qū)別與聯(lián)系詳解

Verilog HDL獨(dú)家程序設(shè)計(jì)經(jīng)驗(yàn)分享

Verilog HDL基礎(chǔ)教程之：實(shí)例4 PS/2接口控制

Verilog HDL基礎(chǔ)教程之：程序基本結(jié)構(gòu)

細(xì)數(shù)那些不老的傳奇液晶顯示器

第三方EDA工具需求持續(xù)增長(zhǎng) 實(shí)現(xiàn)與原廠工具無(wú)縫配合

8位無(wú)符號(hào)數(shù)乘法運(yùn)算HDL設(shè)計(jì)實(shí)例

FLIR借助MATLAB加速熱成像FPGA的開(kāi)發(fā)

Verilog HDL設(shè)計(jì)自動(dòng)數(shù)據(jù)采集系統(tǒng)

CY7C68013與FPGA接口的Verilog HDL實(shí)現(xiàn)

CY7C68013與FPGA接口的Verilog HDL實(shí)現(xiàn)

Verilog HDL阻塞屬性探究及其應(yīng)用

基于Verilog HDL濾波器的設(shè)計(jì)

MathWorks HDL工具新添Xilinx FPGA硬件驗(yàn)證功能

ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì)

HDL Design House采用全套微捷碼軟件加速SoC和IP開(kāi)發(fā)

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